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开始的时候LED灯一直不闪烁，一直以为是CLK引脚没有配置正确，到后来发现      always@(posedge clk)
           cnt = cnt+1'b1; 应该为：      always@(posedge clk)
          if(cnt == 24'hff_ffff)
               cnt = 0;
          else
               cnt = cnt+1'b1; 因为在数电的课程上学过计数器是循环管地跑，看来在Verilog程序中不是这样的。
自己写的程序如下：
module LED1(clk,rst_n,LED);
//programmed by haohaolinux
 input clk,rst_n;
 output [7:0] LED;
 
 reg [7:0] LED;
 reg [23:0] cnt;
 
 //24 bit counter
 always@(posedge clk or negedge rst_n)
  if(!rst_n)
   cnt = 24'h0;
  else if(cnt == 24'hff_ffff)
   cnt = 24'h0;
  else
   cnt = cnt+1;
 
 always@(posedge clk or negedge rst_n)
  if(!rst_n)
   LED = 8'hff;
  else if(cnt[23] == 1'b1)
   LED = 8'hff;
  else
   LED = 8'h00;
 
endmodule
还存在几个问题，希望和大家讨论：
1、前面提到的那个问题
always@(posedge clk)
    cnt = cnt+1'b1;
这样写的话，cnt寄存器变为FF_FFFF(16)后将会怎样跑？
2、引脚配置在Xilinx的ISE中有Implementation Constrants Flie使用脚本来进行配置引脚，在Quartus II中是什么？我从论坛中看到了LED1.tcl这种文件，是不是这个，我试过，但是失败了。是不是有什么要求？比如命名必须和工程名一样？