DSP与FPGA之间的通信有下面这段代码：
always @(posedge clk)
SCKr <= {SCKr[1:0], SCK};
wire SCK_risingedge = (SCKr[2:1]==2'b01);
其中clk是FPGA的全局时钟，SCK是FPGA与DSP之间是SPI时钟；
每次判断SPI的时钟上升沿用这样的办法：
if (SCK_risingedge)；
请问这是为什么啊？
为什么不直接将SCK作为SPI通信模块的敏感信号呢？
 我要赚赏金打赏帖 |
|
|---|---|
| 【S32DS】S32K3 RTD7.0.1 HSE 组件配置报错问题解决被打赏￥27元 | |
| 【S32K3XX】MCME 启动 CORE1被打赏￥23元 | |
| AG32VH407下温度大气压传感器及其检测被打赏￥20元 | |
| AG32VH407下光照强度传感器BH1750及其检测被打赏￥22元 | |
| AT32VH407下使用温湿度传感器DHT22进行检测被打赏￥20元 | |
| DIY一个婴儿澡盆温度计被打赏￥34元 | |
| 【FreeRtos】FreeRtos+MPU region 配置规则被打赏￥23元 | |
| 【分享开发笔记，赚取电动螺丝刀】三分钟快速上手驱动墨水屏(ArduinoIDE)被打赏￥28元 | |
| 【S32K3XX】LIN 通讯模块使用被打赏￥31元 | |
| 【FreeRtos】FreeRtos + MPU模块的配置使用被打赏￥32元 | |
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
