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关于FPGA与DSP之间的SPI通信，大家帮帮忙啊，搞不懂了

HADIST
菜鸟
2012-11-11 22:37:54     打赏
DSP与FPGA之间的通信有下面这段代码： 
always @(posedge clk)
 SCKr <= {SCKr[1:0], SCK};
wire SCK_risingedge = (SCKr[2:1]==2'b01);  


其中clk是FPGA的全局时钟，SCK是FPGA与DSP之间是SPI时钟；
每次判断SPI的时钟上升沿用这样的办法：
if (SCK_risingedge)；
请问这是为什么啊？
为什么不直接将SCK作为SPI通信模块的敏感信号呢？
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关键词： 关于     间的     通信     大家     帮帮忙     不懂    

枯藤
菜鸟
2013-04-24 17:56:32     打赏
2楼
这样是一样的！！一个人的写法不一样而已！！

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枯藤
菜鸟
2013-04-24 17:57:11     打赏
3楼
再说 他只是采一下SCK的上升沿而已！！

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