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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » FPGA输出信号的时延问题

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FPGA输出信号的时延问题

linuxp
菜鸟
2013-09-01 16:06:11     打赏
请教，如何使FPGA不同的输出管脚具有不同的时延呢？在程序中怎么体现？
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关键词： 输出     号的     时延     问题    

friends
高工
2013-09-06 17:21:44     打赏
2楼
用寄存器，每多一级，延时会多一个clk，算好你的系统时钟，这个好像是笨方法，不知道有没有什么更好的方法

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Snake0301
高工
2013-09-06 21:59:16     打赏
3楼
2级非门。

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liping09003
菜鸟
2013-09-09 15:50:57     打赏
4楼
添加buffer

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friends
高工
2013-09-09 21:55:21     打赏
5楼
两级非门和buffer的方法，虽然也能起到延时作用，但延时时间没法控制，对于时序电路最好不要用此方法延时

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