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Verilog HDL如何排除错误？

dwwzl
专家
2014-04-08 20:58:29     打赏
Verilog HDL如何排除错误？
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zhrscut
工程师
2014-04-08 21:03:48     打赏
2楼
编译有错 ，就是错误么，最重要的是优化

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51FPGA
高工
2014-04-08 21:11:15     打赏
3楼
楼上已经回答了哦。FPGA开发软件为你检查语法错误，优化电路还需要你自己去考虑。

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