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锁相环电路原理CD4046  

4. PLL锁相环电路分析

4.1 4046比较器I和II的特点

比较器I的特点是：两个输入信号的电平状态相异时( 一个是高电平，一个是低电平)，输山信号Ｖ为高电平：反之为低电平。当两个输入信号的相位差在0—180 范围内变化时，Ｖ的脉冲宽度ｔｐ也随着改变，由于Ｖ的周期是ｔ，占空比Ｄ(Ｄ＝ｔｐ／ｔ)出随着改变。Ｖ经低通滤波器后即可得到平均值电乐Ｖｄ。Ｖｄ与相位差成正比。

 

相位差＝0　时　Ｖｄ＝０；

相位差＝45　时，Ｖｄ＝Ｖｄｄ／４

相位差＝90　时，Ｖｄ＝Ｖｄｄ／２

相位差＝180　时，Ｖｄ＝Ｖｄｄ

 

比较器II是—个由信号上升沿控制的网络，可接收任意占空比的输入信号。根据两信号频率的关系，有以下几种情况：

 (1)输入信号频率大于3脚的输入信号频率，Ｖ＝Vdd。

 (2)输入信号频率小于3脚的输入信号频率，Ｖ＝Vss。

 (3)两信号频率相等，视二者的相移差而定，若输入信号超前，则Ｖ＝Vdd；若输入信号滞后，则Ｖ＝Vss。

 (4)两信号频率相等，且相移差为零时，输出高阻状．　

 

4.2 低通滤波器 LPF

4046采用ＲＣ型压控振荡器，输入控制电压Ｖｄ控制对象Ｃ１充、放电的电流Ｉｏ，实现对压控振荡器ＶＣＯ振荡频率的控制。

 

当Vd小开启电压时，Id有最小值，VCO维持最低频率振荡。若电路中不接R2，电路将停振，Fmin＝0.

当Vd=Vdd时，Id有最大值，这时C1将以最快的速度充、放电，使振荡频率为最高。

当Vd介于开启电压与Vdd之间时，压控振荡器输出频率F2与Vd有良好的线性关系，线性度达0.3％－－0.9％。

设Vdd＝15V，R1＝10ｋ，R2开路，C1＝100p，则F2max＝1.38MHz。

4.3 线性压控振荡器 VCO

当Vd介于开启电压与Vdd之间时，压控振荡器输出频率F2与Vd有良好的线性关系，线性度达0.3％－－0.9％。

设Vdd＝15V，R1＝10ｋ，R2开路，C1＝100p，则F2max＝1.38MHz。

一般4046的最高工作频率为1.2MHz。选Vdd低一些，Ｆ２ｍａｘ要降低一些，但线性度提高。

4.4 锁相环的外围元件

通常取Ｒ１，Ｒ２大于１０ｋ，如果要求VCO的F2min＝０，就必须使12脚开路.

减小C1的电容值可以提高F2max，但C1的数值不得低于20p，以免ＶＣＯ因充电不足而停振。

C2的数值不能太小，否则当R2开路时F2min降不到零，而是维持几十赫兹的低频振荡。

 

其原因是：控制电压Vd的波形中伴有幅度较大的低频自激振荡，致使ＶＣＯ失控．这时需要适当增大Ｃ２的电容值，即可滤掉低频干扰，使Ｖｄ恢复成平滑变化的直流电压。

 

4.5 线性放大及整形电路

Pin14 之后有一个线性放大及整形电路A1，可把100mv左右的微弱输入信号变成方波或脉冲信号送至相位比较器。

4.6 跟随器

跟随器Ａ２把ＶＣＯ的输出电压送到10脚做ＦＭ解调用。

4.7 齐纳稳压管

齐纳稳压管的稳压值约5v，在与ＴＴＬ电路匹配时作为辅助稳压电源。

4.8 信号的反馈流程

 

输入Ｖｉ－－相位差－－Ｖｄ－－输出Ｖｏ

                                －－反馈－－－－

 

 

该系统使压控振荡器的频率Ｆ２向输入信号频率Ｆ１靠拢，两频率差迅速减小，直至Ｆ2＝Ｆ1。这时两个信号的频率相同，而相位差恒定(同步)，这称为相位锁定。所谓锁相，就是自动地实现相位同步。能使两个电信号的相位保持同步的闭环系统叫锁相环。这—相位锁定过程也被称作“捕捉”过程。能够最终锁定的初始频差，叫做锁相环的“捕捉范围”。当锁相环被锁定在输入频率Ｆ１时，它就能在一定的频率范同内自动跟踪Ｆ１的任何变化，此频率范围叫做“锁定范围”。

 

锁相环在具体应用时非常灵活。如果要求Ｆ１与Ｆ２保持比例关系或差位差值关系，可在４脚与3脚之间插入一个运算器，如除法器、乘法器、加法器、减法器，使加到比较器的频率分别

Ｆ２‘＝ＮＦ2，

Ｆ２‘＝Ｆ2／Ｎ，

Ｆ２‘＝F2－Ｎ，

Ｆ２‘＝Ｆ2＋Ｎ．

 

例如，对于超外差式接收机，要求其本振频率总比电台频率高465kHz，可加一级减法器，使Ｆ2‘＝Ｆ2－465ＫＨｚ，再与Ｆ１进行相位比较。

 

总结

回顾所学的内容

指出应用所学内容的方法

要求对培训进行反馈

其他信息

4046 CMOS PLL 锁相环电路.pdf

CMOS电路原理及应用

AD654 线性VCO