请问群里的大神们一个问题
在设计嵌入式系统时遇见的问题,PCB是自己设计的,采用的芯片XILINX VIRTEX6系列的 FPGA(XC6VLX240t)和MICRON 的DDR3(MT8JSF25664HZ)。其中分配给DDR3发FPGA bank是 bank35,bank36,bank25,bank26. 由于PCB设计过程没有注意到 “需要预留(Not Connect)这四个FPGA bank里的SRCC或MRCC的P管脚,因为MIG的时钟走线和数据获取过程需用用到相应管脚的IODELAY, OSERDES, and associated routing等资源”,我们设计出来PCB把这些SRCC或MRCC管脚作为DDR3的DQ数据走线了。导致未能生成与DDR3 连接的core,问有没有什么补救办法?
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