初学Verilog，请求帮助，关于仿真不理解-电子产品世界论坛

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初学Verilog，请求帮助，关于仿真不理解

菜鸟

2015-08-12 09:32:03 打赏

module assigntest(a,b,c,d);
input a;
input b;
output c;
output d;
assign c=a&b;
assign d=a|b;

endmodule

上面是代码，仿真结果如下仿真数据结果为什么会出现这种结果？

用另一种方式验证结果一样，请大侠给解释一下，原理图如下：原理图验证

关键词： Verilog 仿真结果不理解

菜鸟

2015-08-12 09:49:17 打赏

2楼

不造。。可以试试功能仿真。。

菜鸟

2015-08-12 10:10:14 打赏

3楼

经过试验，我把仿真时间全部加大，波形就对了，但是在d的输出波形上还是有一个类似毛刺性质的东西，不理解，出现这种问题是不是选的器件的原因，还有就是与非门启动的时候有延时？难道仿真这个也给仿出来了？结果如下：

时间调整后仿真波形

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