网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 嵌入式开发 » MCU » 初学Verilog，请求帮助，关于仿真 不理解

共2条 1/1 1 跳转至页

初学Verilog，请求帮助，关于仿真 不理解

悬崖若壁
菜鸟
2015-08-12 09:32:03     打赏
module assigntest(a,b,c,d);
input a;
input b;
output c;
output d;
assign c=a&b;
assign d=a|b;

endmodule

上面是代码，仿真结果如下仿真数据结果为什么会出现这种结果？

用另一种方式验证结果一样，请大侠给解释一下，原理图如下：原理图验证

回复
收藏
0



关键词： Verilog     仿真结果不理解    

悬崖若壁
菜鸟
2015-08-12 10:10:14     打赏
2楼

经过试验，我把仿真时间全部加大，波形就对了，但是在d的输出波形上还是有一个类似毛刺性质的东西，不理解，出现这种问题是不是选的器件的原因，还有就是与非门启动的时候有延时？难道仿真这个也给仿出来了？结果如下：

时间调整后仿真波形


评论
共2条 1/1 1 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]
-

嵌入式开发

STM32

MCU

FPGA

软件与操作系统

RISC-V

国产MCU

-

综合技术

-

DIY与开源设计

-

行业应用

-

活动中心

-

高校专区

-

休闲专区

-

企业专区

-

论坛服务

—
—
—
版
块
导
航