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在传统的硬件电路设计中，主要的设计文件是电路原理图，而采用HDL设计系统硬件电路时主要使用HDL编写源程序。

（1）VHDL支持自顶至下的和基于库的设计方法，而且支持同步电路、异步电路、现场可编程门阵列器件FPGA（field programmable gate array）以及其他随机电路的设计。

（2）VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计再利用的功能，它支持系统的数学模型直到门级电路的描述，并且高层次的行为描述与低层次的门级电路描述、结构描述可以混合使用。（3）VHDL的硬件描述与具体的工艺技术和硬件结构无关，当门级或门级以上的描述通过仿真检验后，再利用相应的工具将设计映射成不同的工艺，因此电路的设计与工艺的改变是相互独立的。彼此的改变不会产生不良影响，并且VHDL硬件描述语言的实现目标器件的选择范围广泛，可使用各系列的CPLD、FPGA及各种门阵列器件。

（4）VHDL具有类属描述语句和子程序调用等功能，对于己完成的设计源程序，可以通过修改类属参数表和函数的办法来改变设计的规模和结构。VHDL具有丰富的仿真语句和库函数，使得门电路级的功能仿真、检查成为可能，使设计者对整个工程设计的结构和功能的可行性做出决策。

（5）VHDL作为一种IEEE的工业标准，使VHDL的设计成果便于重复利用和交流。这就更进一步推动了VHDL语言的推广及完善。另外，由于其语法严格，给阅读和使用带来极大的便利。

本设计的VHDL程序主要有共有3个部分：分频、数码管扫描进程、显示控制进程。

完整程序：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY key IS

PORT（clk ： IN STD_LOGIC;

key ： in std_logic_vector（7 downto 0）;

l ： out STD_LOGIC_VECTOR（2 downto 0）;

data_o ： out STD_LOGIC_VECTOR（7 downto 0）;

bell ： out STD_LOGIC：=‘0’

）;

END key;

ARCHITECTURE an OF key IS

signal clk_1k ： std_logic;

signal p ： integer range 0 to 7;

begin

process（clk）

variable cnt1 ： integer range 0 to 200;

variable cnt2 ： integer range 0 to 125;

begin

if clk‘event and clk=’1‘ then

if cnt1=200 then

cnt1：=0;

if cnt2=125 then

cnt2：=0;

clk_1k《=not clk_1k;

else

cnt2：=cnt2+1;