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由于ASIC的设计功能复杂，设计时需要有各种IP的使用。在设计IP或使用IP时，重要的考虑因素是基于IO需求以及设计的功能和时间要求。在这种情况下，了解各种可用的IP对设计团队是很有帮助的。本文就针对IP设计中注意事项、有用策略及FPGA原型设计等进行简要说明。

IP设计与开发

假如考虑SoC设计由处理器、视频编****、DDR控制器等功能模块组成。对于快周期的设计一般行业惯例是有IP可以使用。考虑到DDR内存控制器IP已经在市场上上市，所以在设计过程中，我们不是从头开始设计内存控制器，而是根据行业惯例来设计可用的功能和经过时间验证的IP。

IP的提供形式如下，原型团队需要在不同阶段的设计周期中使用IP。

RTL IP源代码:已获取IP源代码的开源版本或license版本。使用VHDL或Verilog的源代码是可用的。

软IP:这种类型的IP核有时是加密版本，它们需要在设计和重用期间进行一些处理。

网络列表形式的IP:它们以SoC组件的预合成网络列表或Synopsys GTECH的形式可用。

物理IP:它们也被称为硬IP，它们是由晶圆代工厂预先布局的。

加密的源代码:RTL使用加密的密钥进行保护，必须解密才能获得RTL源代码。

IP选择注意事项

以下是我们在选择IP时要考虑的要点。

IP支持的功能需求及特性。

适用于IO等高速接口的IP。

IP可用的形式。即IP调整是否有可能提高性能。

IP拥有什么样的配置环境。

IP中有哪些调试和测试特性。

IP供应商提供了什么样的文档?

IP有哪些电气特性?

可用IP的环境是什么?

IP的不同时钟和功率域。

IP的时序特性和IO延迟是什么?

IP设计中的有用策略

以下是一些在IP设计过程中可以使用的策略。虽然IP设计和验证是一个非常耗时的阶段，但如果设计需要新的功能实现，则必须进行IP设计和开发。例如，市场上出现了新的标准，在这种情况下，设计公司可能会进行IP设计和开发。

1.IP设计与复用

大多数SoC设计团队总是使用第三方功能和时间验证的IP。在设计复杂的专用集成电路时，可以实现IP的复用。在设计和原型阶段可以使用硬IP或软IP，复用有助于实现。

专注于设计额外的支持特性，以便加快开发周期。

缩短上市时间。

设计团队将能够花更多的时间进行低功率和高速的设计。

设计团队将能够发挥使用多个时钟域和多个功率域的设计。

物理设计方面的挑战，如修正时间冲突，需要在物理设计过程中投入更多时间。因此，如果使用IP，时间会大大减少。

2.软硬件协同设计

这也被称为设计分区，设计必须分为硬件和软件两部分。重要的考虑点是在划分设计时;在设计中需要如何协同并行执行?在目前的场景中，由于SoC是复杂的，可以使用设计中的并行性来实现功能，这反过来可以提高设计性能。在设计划分阶段，需要对复杂的计算任务或算法进行划分。大多数复杂的计算块需要使用硬件实现。设计划分是定义需要使用软件实现哪些内容的重要和决定性阶段。以及什么需要使用硬件来实现。

例如，视频****的设计需要支持多帧。该视频****可以有效地利用硬件实现，甚至可以结合****的并行性。对于需要FFT、FIR、IIR等滤波器或高速乘法器的高计算DSP功能块，可以利用硬件实现。

让我们考虑协议实现的场景，大多数协议如以太网、USB和AHB可以通过硬件软件协同设计有效地实现。这些算法应该经过功能性时序验证。这在克服和减少设计中的延迟方面具有优势。对于大多数协议实现，必须考虑。

硬件软件设计的主要挑战是吞吐量和功率需求的分析。例如，考虑SoC设计中的场景，固定长度的数据包需要在固定的时间间隔内传输。如果设计是通过使用硬件实现的，那么就需要注意硬件和软件之间应该有最少的交互。为了尽量减少硬件和软件之间的交互，可以使用FIFO缓冲区和计时器来使用该策略。

3.接口细节与时序要求

对于每个IP，都必须有功能性和经过时间验证的总线接口。在大多数应用中，都使用了高级高速总线协议。这些协议需要验证设计的功能和时间正确性。为了实现数据的高速传输，IO接口需要有针对性。在SoC设计中有许多不同类型的IO接口。这些IO可以是通用IO、差分IO和高速IO。

Reset clock要求

时钟分配网络用于向SoC中所有寄存器提供统一的时钟偏差。时钟策略在整体设计性能中起着至关重要的作用。采用时钟树综合的方法，利用合适的时钟树来实现均匀的时钟倾斜。使用单时钟结构还是多时钟域结构需要在体系结构层面进行决定。同步或异步逻辑的使用也需要在体系结构级别定义。Reset可以是异步的，也可以是同步的，需要在SoC的架构阶段定义。

4.EDA工具与license要求

为SoC的FPGA原型设计和ASIC移植选择必要的EDA工具和许可证。大多数行业标准工具是：

Simulator：Questasim, VCS, ModelSim

Synthesis：Synpilfy pro and Synopsys DC

STA：prime TIme (Synopsys PT)

5.开发原型平台

对于SoC和IP验证，使用必要的原型和开发平台。原型平台可以包括使用多个FPGA板来实现和验证SoC，所需的IP，所需的DSP功能，所需的内存和所需的通用处理器。所需原型板的可用性与必要的接口，以实现SoC和调试或测试设置的使用。

大多数SoC都是通过使用由可用EDA工具和逻辑分析仪组成的测试设置进行测试的。在SoC设计周期的开始，架构师分析了设计和功能需求，并根据速度和门数估计的需求设计了原型平台。这里最重要的因素是上市时间、预算分配和设计时间需求。如果DSP功能在FPGA中可用，那么在FPGA上实现DSP功能是明智的。

6.开发测试平台

对于复杂的门计数SoC，需要用所需的测试向量来开发必要的测试用例。特性可以使用顶级功能规范来提取，并且所需的测试用例可以在测试计划文档中记录下来。开发的测试向量可以对验证的质量产生显著的影响，以实现覆盖目标。测试用例可以被记录为基本的、次要的和随机的测试用例。带有所需覆盖率目标的受限随机验证可以通过使用所需的必要测试用例来实现。

7.开发验证平台

使用验证语言，如Verilog和高级验证语言，如System Verilog或System C;用于早期检测bug并实现覆盖目标。在大门数SoC设计中，通过捕获设计早期的bug来提高整体设计质量的验证计划一直是至关重要的。总体目标是在更少的时间内实现所需和设计的功能。需要构建验证环境来实现覆盖目标。验证体系结构可以包含必要的总线功能模型和驱动程序、监视器和计分板，用于健壮地检查设计规范。环境的总体验证计划和创建的目标是实现自动化，以在更少的时间持续时间内最小化完成功能检查的时间要求。

使用多个FPGA进行原型设计

以SoC设计为例，它具有通用计算的处理器、DDR3内存控制器和视频编码器和****IP。如果设计需要200,000个逻辑门，那么这个设计就无法适应ArTIx-7的单FPGA。在这种情况下，我们需要使用设计分区来针对使用多个FPGA的设计。对于大多数SoC，我们需要使用多个FPGA架构来针对原型。FPGA可以使用环型或星型拓扑进行连接。

以下是一些重要的建议，使用多个FPGA进行原型设计。

更好地理解设计:尝试理解设计的模拟和数字功能，并将设计划分为模拟和数字设计领域。使用分区工具可以得到更好的结果。自动划分工具可以用于跨连续边界更好地划分设计。

模拟功能和附加接口：FPGA是实现数字设计的理想选择，但实际设计中既有模拟模块，也有数字模块。所以尽量选择额外的子板卡来连接ADC和DAC。

资源的有效使用:在执行分区时尝试采用策略，以允许EDA工具拥有最多70%的FPGA资源。这将允许原型团队在启动阶段添加BIST和调试逻辑。

对IO和引脚复用的要求:IO的速度是决定原型整体性能的重要因素。对于多个FPGA设计，还需要部署其他多路复用策略。

时钟策略:根据星型、环形拓扑结构的要求，有必要考虑多个FPGA设计的时钟策略。在调试和测试阶段需要考虑时钟偏差和其他电路板延迟。

IO接口:在SOC架构级别，应该做出关于原型特性需求的决定。在使用单个或多个FPGA设计原型时，考虑IO速度、IO电压、带宽、时钟和复位网络、外部接口总是更好的选择!

FPGA连接性:原型团队需要考虑使用多个FPGA的原型的环形、星型或混合型连接性。

以下是其中的几个要点：

(a)  环型连接

在这种类型的布置中，多个FPGA被连接起来形成环。

在这种连接类型中，它增加了整体路径延迟。当信号通过FPGA时，等效原型逻辑可以类似于优先级逻辑。与其他类型的单板相比，这种类型的连接速度较慢。

如果我们试图将环形连接可视化，那么在高层次上，我们可以考虑使用这种类型的FPGA内部连接的引脚连接。IO的浪费不能局限在这种连通性上。FPGA处于下端；IO会被浪费掉，而且对于电路板设计师和电路板布局团队来说，将这些IO连接到高阻抗状态是额外的开销。

(b)星型连接

由于与另一个FPGA直接连接，这种类型的FPGA内部连接比环形排列更快。为了获得更好的原型性能，使用FPGA之间的高速互连，并将未使用的引脚配置为高阻抗状态。

（c）混合连接

在板卡的设计和布局中，我们可以使用环型连接和星型连接的混合。这种类型的连接可以具有中等的性能。

市场上供应商提供的电路板有固定的连接，可能不适合在原型制作过程中，因为它们不符合规格和要求。在这种情况下，根据设计的复杂性，最好选择接口连接性，以获得更好的原型性能。