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本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用。话不多说，上货。

Signal tap 逻辑分析仪使用教程

在之前的设计开发时，利用modelsim得出中间某单元的数据，并且输入也是设计者在testbench中自己给出的。但是，实际应用时，外部输入的信号不一定和我们在testbench中所描述输入的信号相同，就有可能导致RTL仿真成功，但是下板测试失败。

signal tap logic analyzer 采集并显示FPGA设计中的实时信号行为，从而无需额外的I/O管脚或者外部实验室设备即可检查正常器件操作期间内部信号的行为。

在数据获取期间，器件中的存储器模块存储采集的数据，然后通过JTAG通信电缆将数据传输到逻辑分析仪。

下图为signal tap logic analyzer的任务流程。

• 设计要求
  

利用逻辑分析仪测量出电脑发送UART（波特率为115200时）是每bit时间宽度。

• 设计分析
  

在UART协议中规定了每bit的时间宽度应该是1秒钟除以波特率，但是在实际电路中相同标号的两个晶振也会有一定的误差。我们可以利用逻辑分析仪（也就是利用FPGA的时钟）去测量一下PC发送UART时的bit时间宽度。

由于波特率为115200，在采样时，一般采用16倍频采样。此时采样频率比较高，由基础的50MHz的时钟不能够做出精确的16倍频，由此也会带来一定的误差。

利用逻辑分析仪就可以看到在上述两个都有误差的情况，真实采样的偏差，以及偏差对我们的设计是否有影响。

• 设计实现
  

将_9_uart_drive 复制一份，命名为_10_uart_drive_signal_tap。然后打开此工程，将波特率修改为115200。

点击tools -> signal tap logic analyzer。

在右侧窗口signal configuration中，首先需要指定一个采样时钟信号。

逻辑分析仪在采样时钟的每个上升沿进行数据采样。逻辑分析仪不支持在采样时钟的下降沿进行数据采样。设计中的任何信号都可以用作采样时钟。但是，为了获得最佳的数据采样结果，请使用与被测信号同步的全局时钟。

在本设计中，所有的信号都是由外部的clk信号进行驱动的，所以此采样时钟，选择为clk。点击clock对话框后面的三个点。将filter选择为pin：all，点击list，在matching nodes中选择clk，点击“大于”，在nodes found中出现clk，然后点击ok。

配置完采样时钟信号后，需要配置采样深度。

针对被采样的数据中的每个信号，采样深度指定了采样和存储的样本的数量。在器件存储器资源有限的情况下，由于所选的深度太大，设计可能无法编译。此时需要降低采样深度以减少资源使用。

采样深度乘以采样的间隔就确定了采样的时间宽度。现在我们要做的是采样一个UART的协议帧，一个协议帧共有12个bit。按照115200的波特率，采样的时间宽度应该是104166ns，所以采样深度应该是5208，在此选择采样深度为8K。

当确定好采样深度后，可以指定逻辑分析仪在触发事件之前和之后 采样的数据量。

逻辑分析仪提供三种选择。Pre表示12%的存储深度用作触发事件之前，88%的存储深度用作触发事件之后；Center表示50%的存储深度用作触发事件之前，50%的存储深度用作触发事件之后；Post表示88%的存储深度用作触发事件之前，12%的存储深度用作触发事件之后。

在此选择Pre。