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我买了夏宇闻老师的书《Verilog 数字系统设计教程》第四版。

我正在看第10章第五节，有个例子，在第148页

代码：

module SampleOfBus(DataBus,link_bus,write);

inout [11:0] DataBus;

input link_bus;

reg [11:0] outsigs;

reg [13:0] insigs;

assign DataBus=(link_bus) ? outsigs:12'hzzz;

always @(posedge write)

begin

insigs<=DataBus*3;

end

endmodule

编译出错：

我以为write可能是关键字，我改成write1,仍然不行。

请问高手，如何解决？谢谢！