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-clock_fall     Specifies that input delay is relative to the falling edge of the cloc

-fall               Specifies the falling input delay at the port

此时我才大悟，-clock_fall才是我一直寻找的，它才是基于时钟下降沿的意思。勾选using falling clock edge后，下降沿到上升沿的路径终于千呼万唤始出来，不过同前述，也会多一条下降沿到下降沿到的路径，用伪路径可以轻松去之。

双边沿约束的问题解决了，可是官方对fall的解释 the falling input delay 是神马意思呢？都是四级的词汇，凑在一起，就不是很明了了，数据下降延迟？听起来总感觉怪别扭的。一组输入数据变化时，哪有上升和下降之说？(数据从0010变为1001，你说是上升还是下降呢?)，上升下降应该是针对某一根数据线的变化而言的(数据从0010变为1001，你可以说第0位上升了，第1位下降了)，但是TimeQuest真的想知道你每根数据线的上升下降延迟吗？

No no no，回想下set input delay的本质是告诉Timequest最大输入延迟让其约束建立时间，和最小延迟约束保持时间，TimeQuest只想知道输入的最大最小延迟就可以了。源端发送数据的每一位的上升延迟和下降延迟可能会不一样，也有一个大小之分，比如第0位上升延迟为0.4ns，下降延迟为0.8ns，第1位的上升延迟为0.5ns，下降延迟为0.9ns，TimeQuest会用其中相对较大的0.9ns去分析建立时间，相对小的0.4ns去分析保持时间，而不会去关心数据具体某位是如何变化的。既然TimeQuest只关心延迟的大小，那只要在set input delay里设置max min delay不就可以了吗，何必设置rise和fall呢？

测试后发现，如果不设置rise和fall，会导致约束不精准。举个例子：源端发出数据的输入上升延迟Tdelay_rise为0.5ns，下降延迟为Tdelay_fall为0.8ns，路径最大延迟为2ns，最小延迟为1ns，只设置set input delay的 max delay为2.8ns，min delay 为1.5ns，其中ddio_in[1]的路径延迟报告如下图所示。

注意红色线标记，data path为2.129ns。

如果加上rise 和fall选项，设置 max  fall 为2.8ns，max rise 为2.5ns，min fall 为1.8ns，min rise 为1.5ns，ddio_in[1]的延迟报告如下图所示。

看红色线标记处，data path为1.998ns，比前者少了0.131ns，这两种约束的最大和最小延迟相同，但结果却不同，原因在于FPGA的内部逻辑针对输入数据的上升Trise和下降Tfall的延迟也是不一样的，假设Trise > Tfall，第一种约束方式的最大路径延迟是Trise + 2.8+ Tother，第二种方式指定了fall和rise后，TimeQuset知道了指定的最大输入延迟发生在数据下降时刻，所以分析的整体最大路径延迟会变为Tfall + 2.8 + Tother，这种约束方式更符合实际的应用，也更加精确。虽然两种约束方式的结果相差甚微，不会对普通应用造成影响，但对一些高速苛刻的应用，可就不能小视了。

set output delay一样也有rise  和 fall的选项，和set input delay作用类似，这里就不再复述了。