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用VHDL实现倍频器

菜鸟
2005-09-06 20:43:06     打赏
将时钟信号精确延时四分之一周期,将得到的时钟信号与原时钟 异或,理论上可得到二倍频时钟信号 缺点很多,首先是FPGA中要作到T/4精确延时很困难,我这么做过,得到的 二倍频信号占空比机差,可能需要加锁相环,但好象没见过FPGA内部有高频VCO和LPF, 所以必须外加,如果有高频VCO,就不必Z在FPGA里面做了 第二是设计通用性差,时钟频率一变,就得该变T/4,没什么意义 不知道有没有好办法



关键词: 实现     倍频    

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