要设计一个地址译码电路,Add是8位地址线(input),Dat是8位数据线(inout),
另有读写控制信号WR和RD低电平有效。
先描述了将Dat作为输入,向一些reg写入数据的行为:
always @(negedge WR)
begin
case(Add)
8'h00: reg0<=Dat;
8'h01: reg1<=Dat;
default: begin reg0<=reg0; reg1<=reg1; end
endcase
end
再描述将Dat作为输出,从一些reg或wire向外读数据的行为,我是这样写的(w1和w2
为wire型):
assign w1=(Add==8'h02)?out1:0;
assign w2=(Add==8'h03)?out2:0;
assign Dat=(!RD)?(w1|w2):***
~~~请问这里应该写什么呢?或者前面的语句有
什么不当的地方吗?谢谢
共1条
1/1 1 跳转至页
求助,用Verilog语言描述inout的问题

关键词: 求助 Verilog 语言 描述 inout 问题
共1条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
【EEPW电子工程师创研计划】技术变现通道已开启~ | |
发原创文章 【每月瓜分千元赏金 凭实力攒钱买好礼~】 | |
【EEPW在线】E起听工程师的声音! | |
“我踩过的那些坑”主题活动——第001期 | |
高校联络员开始招募啦!有惊喜!! | |
【工程师专属福利】每天30秒,积分轻松拿!EEPW宠粉打卡计划启动! | |
送您一块开发板,2025年“我要开发板活动”又开始了! | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
【我踩过的那些坑】STM32的硬件通讯调试过程的“坑”被打赏50分 | |
【我踩过的那些坑】晶振使用的问题被打赏100分 | |
【我踩过的那些坑】电感选型错误导致的处理器连接不上被打赏50分 | |
【我踩过的那些坑】工作那些年踩过的记忆深刻的坑被打赏10分 | |
【我踩过的那些坑】DRC使用位置错误导致的问题被打赏100分 | |
我踩过的那些坑之混合OTL功放与落地音箱被打赏50分 | |
汽车电子中巡航控制系统的使用被打赏10分 | |
【我踩过的那些坑】工作那些年踩过的记忆深刻的坑被打赏100分 | |
分享汽车电子中巡航控制系统知识被打赏10分 | |
分享安全气囊系统的检修注意事项被打赏10分 |