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我正在做一块音频数据的采集和回放卡,数据处理用的是AD2181,译码电路和时钟控制电 : 路用的是EPM7128SLC84,AD和DA用的是CS4390及5396. : 本来应该很快搞定, 可是有一个问题折磨了我三个星期,当用板卡做自环时, 此时计算机 : 不从ISA总线读取数据,一切正常.但板卡做数据采集时,DSP非常不稳定,经常死掉. : 后来我不用EPM7128SLC84的时钟产生电路,就让它只做地址译码,就好了, : 时钟产生电路是我用12位的计数器基础上搭成的,触发器时钟是从两个晶振中二选 : 一.我怀疑是译码模块和时钟模块产生了干扰,不知那位大虾能指点一二,先谢过了.是否在 : EPLD设计时,要注意把实现同一功能的信号尽量放到同一LAB中,或者是其他什么问题. : 时钟的部分逻辑如下: : --select master clock : Clk0Dual.d = !Clk0Dual & !Fre44k; : Clk0Dual.clk = ClkBase0; : Clk1Dual.d = !Clk1Dual & Fre44k; : Clk1Dual.clk = ClkBAse1; : IF Fre44k THEN : MCLKAna = Clk1Dual; : ELSE : MCLKAna = CLK0Dual; : END IF; : count[10..0].d = count[10..0] + 1; : count[10..0].clk = MCLKAna; : --Frame syncronization for DSP; : FSYNCDSP.clk = MCLKAna; : IF (((count[3..0] == H"0" # count[3..0] == H"1" # count[3..0] == H"2") & : count[10..4] == H"0") # count[10..0] == H"7FF") THEN : FSYNCDSP.d = VCC; : ELSE : FSYNCDSP.d = GND; : END IF;