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整个有关如何在系统芯片(SoC)方案中集成知识产权(IP)模块的争论中，多数讨论都集 中在IP 的设计和传递机制上。很明显，IP是未来SoC设计的核心，但还必须考虑一个重要的问题 基础硅芯片制造技术本身。 　　目前，多数的注意力都集中在选择单层多元而又成熟的CMOS技术做为SoC器件的传 递机制。确实，CMOS技术近期仍将是主导技术。CMOS技术适用的范围不断改变，深亚 微米技术和硅工艺设计以及封装技术的革新使器件密度达到了前所未有的高度。为在一 块硅 片(或封装单元)内实现一个电子系统所有功能的梦想提供新的机遇。 　　硅技术优化 　　在这一领域常问的一个关键问题是，硅芯片的工艺设计和开发过程是否有区别。在 深亚 微米技术的世界里，所有的方法最终都会融合成“标准”工艺，这些工艺的面市时间取 决于 关键的制造工具是否具备，特别是在光刻领域。 　　这种看法忽略了半导体技术发展的另一个关键因素如何选择为达到目标应用的关键 功 能所需的半导体技术。 　　考虑一个深亚微米CMOS晶体管设计时面临的选择会使我们对这一问题有较好的理 解。从这幅复杂的图片中可以得到一个明显的结论。不可能在大驱动电流的情况下同时 得到 低的亚阈值漏电流。低的亚阈值漏电流(即晶体管关断时的电流消耗)对用电池供电的器 件来 说是至关重要的。以系统术语来说，这一电流直接与器件备用电流相关，因此也直接影 响电 池寿命。与此对比，对要求内部时钟速度优化的设计来说，驱动电流应尽可能高。因为 对驱 动深亚微米金属互连线的高金属负载来说，大驱动电流有内在的优点。 　　因此如何开发可以同时适用这两种类型应用的技术方案呢？LSI Logic公司的(0.18 μ m)G12技术中采用了模块化处理以及严格针对两种不同应用的软件库。 　　结构设计时允许在同一工艺流程中制造两个晶体管(需要的话可在一个片芯上)，其 中一 个在1.8V时具有极佳的性能，另一个性能稍差，但在1.8V时的亚阈值漏电流极小。在一 个 工艺中包括这两个晶体管，就解决了一个工艺流程中同时保证高性能和低漏电流的难题 。 　　上面的例子很好地表明了如何根据最终应用的要求选择合适的技术。在构建完善的 技术 方面存在一整套的选择。大体上，人们可以预见完善的技术可以在单一芯片上集成DRAM 、 非易失存储器、混合信号甚至RF功能。然而，不能仅从技术层面上来考虑这一问题；关 键 是要以合理的成本提供具有竟争力的解决方案。 　　LSI Logic的G12技术的一个关键集成部分仍然是混合信号的集成。对混合信号来说 ， 必须在工艺复杂性和集成方案性能做出明确的折衷。 　　LSI Logic解决这一问题的方法是采用一系列工艺模块，以针对LSI Logic的目标市 场提 供具有合适性能特点的，而且价格具有竟争力的混合信号集成。 　　LSI Logic的G12 0.13μm(Leff)工艺中增加了两个混合信号晶体管，从而可以集成 电源 供电电压范围宽混合信号内核，在低至1.8V或2.5V的低电压下，净空和信号摆动问题减 弱 了，结果达到了较好的功率/性能平衡点。还可以支持针对机顶盒等应用中的全3.3V供电 的 高速度、高性能混合信号核心。 　　G12工艺中，混合信号模块中无源无件的精确度也增加了。有了改进的电阻技术以及 优 化金属/金属电容技术，设计者就可以实现高精度数据转换器和集成高阶滤波等数据处理 功 能。系统设计者会注意到板级外部器件的成本节约十分明显。 　　在两种情况下，混合信号和晶体管结构的取舍，都可以看到明显的成本和性能优势 。然 而，这并不意味着可以扩展到所有可能的技术集成。 　　有明确性能要求的一个例子是嵌入式DRAM领域的嵌入技术。在某些应用中，例如网 络交换机，嵌入DRAM可使系统性能获得明显提高。其它领域，如公共通信中，系统制造 商非常喜欢嵌入DRAM，因为可以避免由于PC DRAM产品寿命周期短的影响。 　　在传统数字CMOS工艺中嵌入DRAM并不是直接了当的。DRAM采用的叠层(或埋沟) 电容器构造单元(通常用双层多元工艺实现)和高性能逻辑电路的结合带来了独特的具有 挑 战性的问题。这种情况下，成本和性能的平衡点是由采用的具体技术决定的，而非仅仅 是对 逻辑CMOS技术的优化扩展。 　　未来技术集成面临众多选择？ 　　那么未来技术的发展方向到底如何？在半导体业，预测未来是一项危险的事情。如 果从 今天看，我们已经有了许多具有竞争力的技术方案。今天市场上我们已经有了嵌入闪存 、嵌 入DRAM、嵌入混合信号和嵌入FPGA的技术。 　　此外，我们也注意到一些针对此类竞争性技术集成的创新封装技术。例如，将闪存 和数 字CMOS电路封装在单一芯片内并不是显而易见的解决方案。闪速存储器使工艺复杂性大 大增加，从而增加了单位芯片面积的成本。这一成本发生在整个芯片上，对像移动电话 这样 的应用，闪速存储器在包括基带处理及存储器的整个芯片上占的比例很小。因此在整个 数字 基带区域都要付出额外的成本。 　　嵌入技术的性能也在提高。0.18μm CMOS N沟道晶体管的ft大于60GHz，因此可以 考虑集成IF甚至RF方案在数字CMOS工艺中。下一代技术中可能还会走得更远。 　　真正成功的集成工艺技术必须能以适当的价格提供某种系统级性能。这一不证自明 的陈 述表述了这样的事实，即集成本身不是追求的目的。 　　最大的挑战？ 　　如果还有什么日益成为ASIC和SoC技术的发展障碍的话，那就是利用新技术开发此类 器件的成本。 　　利用0.13μm工艺开发此类器件掩膜的成本一般会超过40万美元。对系统设计者、芯 片设计室和芯片制造商来说，需要提供某些新的推动力。当然，人们会追求可以降低硅 芯片 掩膜制作成本的光刻解决方案，然而，物理定律是不能超越的，即使最好的芯片工程师 也不 行。这对SoC设备以及相关系统的设计意味着什么呢？ 　　显然，有两个紧逼问题：其一是要求保证领先设计成功；第二是希望尽可能广泛应 用硅 器件。两种情况下，灵活性都是成功的关键。 　　嵌入FPGA提供了一个解决方案，至少可部分解决上述两个问题。在原型硅片生产后 ， 将设计的一些器件做为可编程器件以提供灵活性来适应不断变化和发展的标准。这也为 将设 计中最困难的挑战性部分留给可编程逻辑来解决提供了可能性。 　　此外，硅产品可重编程或重配置的能力提供了将同一硅片利用到不同应用中去的机 会。 很明显，一些系统设计室会从中受益。 　　Cisco Systems公司工程部经理Bill Harris在FPGA’99会议上说：“当需要现场编 程时 我们宁愿不要大容量可编程器件，也不要在大块硬件旁边带上可编程器件。我们只要AS IC 器件中装有FPGA内核。也就是说，通常我们需要的是固定硬件外的少量可重配置逻辑。 ” 　　结论 　　下一代技术的可能性有很多。成功的关键不仅依赖于工程师们决定怎样去做，在技 术开 发的针对性以及技术为系统设计师的实际设计提供的条件也起着关键的作用。十分清楚 的是 客户将继续需要高水平的集成和每功能成本更低的器件。 　　从各个方便来看，摩尔定律仍在起作用。系统设计师将不断挑战更新、密度更高的 技术。 深亚微米几何结构也使在单个器件内集成更多的功能成为可能，同时也对硅芯片设计者 针对 最终应用的设计提出了更大的挑战。 　　高度集成、高密度的SoC器件的多种变化之一就是尽可能扩展其功能和用途。嵌入 FPGA为此类复杂器件的用途最大化提供了可行的解决方案。 　　片上系统是今天的技术并代表了ASIC设计的未来。深亚微米技术不断发展，使更加 复 杂的应用可以集成在单一硅芯片内，这样的激动时刻一定会来临的。 -- 当我沉默的时候，我觉得充实 我将开口，同时感到空虚