共3条
1/1 1 跳转至页
SMCLK 定时器A使用SMCLK时钟源的问题!
问
我用以下程序监控P5.4,用示波器观察,频率确实为8MHZ(XT2上已接8MHZ晶振),但加上中间定时器A的程序,想用P1.1输出方波(即程序中间注释部分),P5.4频率变为750K左右,回到了默认DCO频率。而且P1.1并没有输出方波。请问各位大侠,帮个忙,谢谢!!
void main(void)
{
unsigned int i;
WDTCTL = WDTPW + WDTHOLD; // Stop WDT
P5DIR |= 0x10; // P5.4 output direction
P5SEL |= 0x10; // P5.4 = MCLK option select
BCSCTL1 &= ~XT2OFF; // XT2 = HF XTAL
do
{
IFG1 &= ~OFIFG; // Clear OSCFault flag
for (i = 0xFF; i > 0; i--); // Time for flag to set
}
while ((IFG1 & OFIFG) != 0); // OSCFault flag still set?
BCSCTL2 |= SELM1+SELS; // SMCLK=MCLK = XT2 (safe)
/* TACTL = TASSEL1+TACLR ; // SMCLK, clear TAR, interrupt enabled
CCTL0 = OUTMOD_4 ; // CCR0 toggle, interrupt enabled
CCR0 = 1000-1;
P1SEL |= 0x02; // P1.1 option select
P1DIR |= 0x02; // P1.1 outputs
TACTL |= MC0; // Start Timer_A in continuous mode*/
for (;;); // Do nothing
} 答 1: 没有中断?
void main(void)
{
unsigned int i;
WDTCTL = WDTPW + WDTHOLD; // Stop WDT
P5DIR |= 0x10; // P5.4 output direction
P5SEL |= 0x10; // P5.4 = MCLK option select
BCSCTL1 &= ~XT2OFF; // XT2 = HF XTAL
do
{
IFG1 &= ~OFIFG; // Clear OSCFault flag
for (i = 0xFF; i > 0; i--); // Time for flag to set
}
while ((IFG1 & OFIFG) != 0); // OSCFault flag still set?
BCSCTL2 |= SELM1+SELS; // SMCLK=MCLK = XT2 (safe)
/* TACTL = TASSEL1+TACLR ; // SMCLK, clear TAR, interrupt enabled
CCTL0 = OUTMOD_4 ; // CCR0 toggle, interrupt enabled
CCR0 = 1000-1;
P1SEL |= 0x02; // P1.1 option select
P1DIR |= 0x02; // P1.1 outputs
TACTL |= MC0; // Start Timer_A in continuous mode*/
for (;;); // Do nothing
} 答 1: 没有中断?
共3条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
vscode+cmake搭建雅特力AT32L021开发环境被打赏30分 | |
【换取逻辑分析仪】自制底板并驱动ArduinoNanoRP2040ConnectLCD扩展板被打赏47分 | |
【分享评测,赢取加热台】RISC-V GCC 内嵌汇编使用被打赏38分 | |
【换取逻辑分析仪】-基于ADI单片机MAX78000的简易MP3音乐播放器被打赏48分 | |
我想要一部加热台+树莓派PICO驱动AHT10被打赏38分 | |
【换取逻辑分析仪】-硬件SPI驱动OLED屏幕被打赏36分 | |
换逻辑分析仪+上下拉与多路选择器被打赏29分 | |
Let'sdo第3期任务合集被打赏50分 | |
换逻辑分析仪+Verilog三态门被打赏27分 | |
换逻辑分析仪+Verilog多输出门被打赏24分 |