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问 spb15*的CIS下的原理图,DRC没有错误,封装也加上了,只有warning情况下(warning没有也试过),每次产生netlist都报告错误,log文件如下:

Design Name:
F:\work\lx_sch.dsn
Netlist Directory:
F:\WORK\SCH_LX1
Configuration File:
E:\Cadence\..\capture\allegro.cfg

Spawning... "E:\Cadence\..\capture\pstswp.exe" -pst -d "F:\work\..\lx_sch.dsn" -n "F:\WORK\..\SCH_LX1" -c "E:\Cadence\..\capture\allegro.cfg" -v 3 -j "PCB Footprint"

Exiting... "E:\Cadence\..\capture\pstswp.exe" -pst -d "F:\work\..\lx_sch.dsn" -n "F:\WORK\..\SCH_LX1" -c "E:\Cadence\..\capture\allegro.cfg" -v 3 -j "PCB Footprint"

如何解决?


答 1: 报错在哪？请给全部的ssesion.log文件内容你给的信息分析不出来！ 答 2: 不只是不是这个问题！可能是有不符合定义的元器件（尤其是自己做的），我也遇到过这样情况，改正过就可以了。 答 3: CIS原理图可以在concept中用吗?我试过使用软件附带库中最简单一个元件,也生成不出来;
而使用CONCEPT HDL却可以,但我想用以前的CIS的原理图,不想在CONCEPT 答 4: 折腾好了我安装的软件太多,试了笔记本和台式机才发现问题