共2条
1/1 1 跳转至页
DSP DSP高速访问存储器问题求助!!
问
最近在设计一个高速数据传输的电路,FPGA和DSP数据交换(实时100MHz传输)本想用双口RAM来实现的,但据说DSP读双口RAM虽然访问时钟是100M但并不能达到100MHz的速率,是不是两个时钟周期才能完成一次读操作?
各位大虾请指点一二!……目的是要要完成100MH32bit的实时数据用FPGA传给DSP存到SDRAM里,有什么好的解决方案 答 1: 我的建议:
你没有说明采用的是什么型号的DSP。如果采用c62xx和c67xx,基本上不可能实现稳定的100MHz/32-bit传输。
如果采用c64xx,或者dm642,你可以采用EMIF接口中新增加的PDT传输功能,来实现你所需要的高速传输。
至于什么是PDT以及怎样使用,请参考TI的具体文档。不过要注意如下三点:
1、PDT需要专用的DSP引脚,来支持运行;
2、为了获得最佳传输效率,最好采用64-bit宽度的数据传输;
3、FPGA配置为64-bit宽的FIFO。
史修栋
答 2: 多谢了!用的是6416,不过能不能再麻烦问问你,FPGA配置为64-bit宽的FIFO,是在FPGA内部做一个FIFO吗?而且是不是要做成同步的FIFO啊?如果是异步的,DSP也是两个周期才能进行一个操作啊
各位大虾请指点一二!……目的是要要完成100MH32bit的实时数据用FPGA传给DSP存到SDRAM里,有什么好的解决方案 答 1: 我的建议:
你没有说明采用的是什么型号的DSP。如果采用c62xx和c67xx,基本上不可能实现稳定的100MHz/32-bit传输。
如果采用c64xx,或者dm642,你可以采用EMIF接口中新增加的PDT传输功能,来实现你所需要的高速传输。
至于什么是PDT以及怎样使用,请参考TI的具体文档。不过要注意如下三点:
1、PDT需要专用的DSP引脚,来支持运行;
2、为了获得最佳传输效率,最好采用64-bit宽度的数据传输;
3、FPGA配置为64-bit宽的FIFO。
史修栋
答 2: 多谢了!用的是6416,不过能不能再麻烦问问你,FPGA配置为64-bit宽的FIFO,是在FPGA内部做一个FIFO吗?而且是不是要做成同步的FIFO啊?如果是异步的,DSP也是两个周期才能进行一个操作啊
共2条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
【笔记】生成报错synthdesignERROR被打赏50分 | |
【STM32H7S78-DK评测】LTDC+DMA2D驱动RGBLCD屏幕被打赏50分 | |
【STM32H7S78-DK评测】Coremark基准测试被打赏50分 | |
【STM32H7S78-DK评测】浮点数计算性能测试被打赏50分 | |
【STM32H7S78-DK评测】Execute in place(XIP)模式学习笔记被打赏50分 | |
每周了解几个硬件知识+buckboost电路(五)被打赏10分 | |
【换取逻辑分析仪】RA8 PMU 模块功能寄存器功能说明被打赏20分 | |
野火启明6M5适配SPI被打赏20分 | |
NUCLEO-U083RC学习历程2-串口输出测试被打赏20分 | |
【笔记】STM32CUBEIDE的Noruletomaketarget编译问题被打赏50分 |