好贴!怎么收藏啊?刚来,不知道论坛是否提供这个服务

我要个毕业设计,基于FPGA的数字通信系统位同步电路的设计,你们有这方面的资料吗?发份给我,十分感谢!邮箱:xuesong1112.good@163.com



//我来试一试怎么个发帖发。
//一个简单的功能,外部信号发生翻转时,发送一个脉冲出来,翻转脉冲宽度和分频后的时钟宽度相同
module fenpin ( clk ,rst , a ,b );
input clk ;
wire clk ;
input rst ;
input a ;
wire a ;
output b ;
reg b ;
reg [31:0] cnt= 0 ;
reg clkout ;
always @ ( posedge clk or negedge rst )
begin
if ( rst == 1'b0 )
cnt <= 0 ;
else if ( a==1'b1 ) begin
if ( cnt >= 32'd0 && cnt <= 32'd30 ) begin
cnt <= cnt + 1'b1;
b <= 0 ;
end
else if(cnt >= 32'd31 )begin
cnt <= cnt + 1'b1;
b <= 1 ;
end
else if(cnt>=60)begin
b <= 1'b0 ;
cnt <= 0 ;
end
end
end
endmodule
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