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工程师
2009-07-05 22:31:06     打赏
41楼

好贴!怎么收藏啊?刚来,不知道论坛是否提供这个服务


菜鸟
2009-07-20 00:16:58     打赏
42楼
恩。。。十分欣赏楼主的做法。。。作为一个刚学习FPGA的菜鸟,真的非常感谢~

菜鸟
2009-07-20 00:29:46     打赏
43楼

我还想说一句,看过很多论坛,看过很多帖子,都是在讲一些原理性的东西,碰到程序什么的,都说是不方便给的,其实想想也是,这些都是个人的结晶,我们这些菜鸟本就不应去强求的。。。可是这样真的苦了我们这些菜鸟了,所以看到这个帖子,本人还是忍不住的留了两条言,发自肺腑的向楼主表示感谢,也很希望能和楼主交个朋友,有机会可以探讨一下,不知道有没有这个荣幸啊?


菜鸟
2009-09-18 17:02:12     打赏
44楼
楼主,我记住你了,加我好友吧,多交流一下,就冲你的人品!

菜鸟
2010-01-01 17:01:50     打赏
45楼

我要个毕业设计,基于FPGA的数字通信系统位同步电路的设计,你们有这方面的资料吗?发份给我,十分感谢!邮箱:xuesong1112.good@163.com   


菜鸟
2013-08-01 10:45:23     打赏
46楼
要是有Verilog的就好了,VHDL表示看不懂。不过还是要顶起,不能让这样的好帖石沉大海了

菜鸟
2013-08-12 08:29:55     打赏
47楼

非常感谢,好东西啊~~~


菜鸟
2013-09-05 22:43:29     打赏
48楼
谢谢,不错

菜鸟
2013-10-29 22:29:46     打赏
49楼
太安逸了。顶起。

菜鸟
2013-10-29 22:34:33     打赏
50楼

//我来试一试怎么个发帖发。

//一个简单的功能,外部信号发生翻转时,发送一个脉冲出来,翻转脉冲宽度和分频后的时钟宽度相同

module fenpin ( clk ,rst , a ,b  );


input            clk ;
wire            clk ;
input            rst ;      
input            a ;
wire            a ;


output            b ;
reg            b ;


reg        [31:0]    cnt= 0 ;
reg             clkout ;
always @ ( posedge clk or negedge rst )
    begin 
        if ( rst == 1'b0 )
            cnt <= 0 ;
        else  if ( a==1'b1 ) begin
            if ( cnt >= 32'd0 && cnt <= 32'd30 ) begin
cnt <= cnt + 1'b1;
            b <= 0 ;
end
            else if(cnt >= 32'd31 )begin
cnt <= cnt + 1'b1;
            b <= 1 ;
end
            else if(cnt>=60)begin
b <= 1'b0 ;
               cnt <= 0 ;
            end
        end
    end
endmodule


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