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verilog怎么编译不过啊?

风语者
助工
2009-02-16 16:43:42     打赏

用CPLD对信号做2次取反，却编译不过。如下：
module demo2(k,exain);
input exain；
reg exa；
output k;
not n1(exa,exain);
not m1(k,exa);
endmodule

为什么编译不过啊？
output or inout port "<gate output>" must be connected to a structural net expression

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关键词： verilog     怎么     编译     不过    

Jason_Zhang
高工
2009-02-16 22:53:38     打赏
2楼

只要把“reg exa；”去掉或改成“wire exa;”，就可以了。
因为你使用的是门级描述，门与门之间的只能是wire，而不能是reg，这与RTL级描述是不同的。


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风语者
助工
2009-02-17 09:13:58     打赏
3楼

谢谢Jason Zhang！问题按你那么说解决了！呵呵


评论
Jason_Zhang
高工
2009-02-17 11:55:53     打赏
4楼
不用客气，有问题大家一起交流，相互学习。

评论
jlyun2069
菜鸟
2011-06-22 16:51:26     打赏
5楼
好的，看看吧

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