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概括一下DSPBuilder中Import HDL(下面简称为IHDL)与SubSystemBuilder(简记为SSB)的比较

1，IHDL对verilog的支持要好于SSB

      简单的一个实现8位数的加法的verilog程序

      module add_test(a,b,c);
              input [7:0] a;
              input [7:0] b;
              output [8:0] c;
              assign  c=a+b;
    endmodule

是不能在SSB中被Builder出一个模块来的，而在IHDL中就可以

2，两者都很支持VHDL

      还是简单的加法程序的VHDL版本：

       LIBRARY IEEE;
      USE IEEE.std_logic_1164.ALL;
      USE IEEE.std_logic_arith.ALL;
      USE IEEE.std_logic_unsigned.ALL;

     ENTITY add_test IS
            port(a:IN std_logic_vector(7 downto 0);
            b:IN std_logic_vector(7 downto 0);
            c: OUT std_logic_vector(8 downto 0));
      END add_test;

    ARCHITECTURE rtl OF add_test IS
    BEGIN
         c<=a+b;
    END rtl;

用IHDL和SSB都可以Builder出一个方框状的模块

3，由于IHDL在建立模块的过程中还对源文件（.v 或者.vhd）进行了编译综合，因此在mdl文件中可以用simulink进行仿真，这一点是SSB建立的模块所不能做到的

4，两者都可以被quartus最后综合

5，两者可以在同一个mdl中混合使用 （混合使用的时候，SSB建立的模块的源必须也是DSPBuilder建立的mdl文件转化成的vhd文件，实验证明自己手写的代码vhd文件是不可以的）