小弟做了个项目,时常问一些问题。如:有个贴子说的那个FPGA输出的杂乱信号。最近终于解决,问题就出在复位设置上。
为了防止竞争冒险,我尽量采用同步复位。但是某些逻辑电路,由于没有时钟信号,不得不采用异步复位,于是就出现了以前的那些现象:仿真没有问题,在FPGA中却时常出现杂乱信号,电路时好时坏的现象。后来全部改成异步复位,这个问题才解决
看来,同步和异步复位,各有用处,还是要看自己情况,多试验才行。再次感谢Jason_zhang和各位朋友的帮助,呵呵
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3楼
恭喜你终于解决这个问题了,恭喜恭喜!
复位电路确实是一个容易被忽略的细节。对于复位电路,我看过一本书上推荐“异步复位、同步释放”的方式,能兼具同步和异步的有点。感兴趣的话,你可以试试这种方式。
复位电路确实是一个容易被忽略的细节。对于复位电路,我看过一本书上推荐“异步复位、同步释放”的方式,能兼具同步和异步的有点。感兴趣的话,你可以试试这种方式。

6楼
其中一种写法为:
always @ (posedge clk)
reset_reg <= rst;
always @ (posedge clk or negedge reset_reg)
if( !reset_reg)
begin
...
end
else
begin
...
end
always @ (posedge clk)
reset_reg <= rst;
always @ (posedge clk or negedge reset_reg)
if( !reset_reg)
begin
...
end
else
begin
...
end
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