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如何写好状态机
节选自《Verilog 设计与验证》 作者：吴继华、王诚
状态机是逻辑设计的重要内容，状态机的设计水平直接反应工程师的逻辑功底，所以许多公司的硬件和逻辑工程师面试中，状态机设计几乎是必选题目。本章在引入状态机设计思想的基础上，重点讨论如何写好状态机。

本章主要内容如下：
· 状态机的基本概念；
· 如何写好状态机；
· 使用Synplify Pro 分析FSM。

《Verilog 设计与验证》是我学习Verilog的教材，看了好多遍，不仅有语法，更讲了许多思想，而且书很薄，我觉得写得很好。“如何写好状态机”是其中一章，这是我个人看过的最经典的介绍状态机写法的文档，里面全面的介始了一段式，二段式和三段式状态机的写法，并对各自的优缺点做了分析，相信对于初学者是很有帮助的，可以帮助规范代码风格，为了便于学习，附件中还给出了三种状态机写法的代码，希望对大家有帮助。

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FSM.rar