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quartus 输出引脚问题

菜鸟
2009-11-30 21:28:25    评分
quartus编译产生如下警告:
 Warning (10227): Verilog HDL Port Declaration warning at SHA.v(10): data type declaration for "HASH_OUT" declares packed dimensions but the port declaration declaration does not

Warning: Found 32 output pins without output pin load capacitance assignment
Warning: Found 32 output pins without output pin load capacitance assignment
按照quartus中提供的help 给出的解决办法:
use the Assignment Editor (Assignments menu) to specify a value for the Output Pin Load logic option
结果waring还是没有消失。然后用quartus中的timequest timing analysis进行时序分析,里面显示:  
                                property                                   steup   hold
              Unconstrained Output Ports                   32        32
              Unconstrained Output Port Paths          32        32
找了很多资料还是没解决,所里写上来问问大家有没有碰到过同样的问题,帮忙解决一下。谢谢!



关键词: quartus     输出     引脚     问题    

菜鸟
2010-02-08 13:53:55    评分
2楼

没有输出约束!


高工
2010-02-08 16:18:42    评分
3楼
你的Output Pin没有做引脚约束

菜鸟
2010-04-14 15:21:03    评分
4楼
找高手解决吧

菜鸟
2010-04-14 15:21:19    评分
5楼
buhaoyisia

菜鸟
2010-04-18 15:05:59    评分
6楼
不会

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