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Altera可重配置PLL使用手册(分享)

高工
2009-12-20 14:21:54    评分
          在实际应用中,FPGA的工作时钟频率可能在几个时间段内变动,对于与之相关的锁相环(PLL),若PLL的输入时钟在初始设定的时钟频率的基础上变化不太大时,PLL一般可以自己调整过来,并重新锁定时钟,获得正确的时钟输出;但是,若PLL的输入时钟频率较之原来设定的时钟频率变化较大时(比如,PLL输入时钟频率由50MHz变为200MHz),PLL将无法重新锁定时钟,其输出时钟频率将变为不确定的值。
对于后面这种情况,一般的可有两种处理方法:
方法一,是针对不同的输入时钟使用不同的PLL分别进行配置,当输入时钟变化时,内部逻辑根据不同PLL的锁定情况,选择合适的时钟作为工作时钟;
方法二,是利用FPGA开发厂商提供的PLL可重新配置宏(比如Altera的ALTPLL_RECONFIG宏模块),通过对其参数进行重新设定,然后,实时地重新配置PLL,使其在新的输入时钟下可以正常锁定和工作。
方法一的实现较为直观,但需要更多的PLL资源;方法二则通过对原来的PLL资源进行参数的重新配置,使其适应新的工作时钟,其实现较为复杂,但不需要额外的PLL资源。
FPGA内的PLL能否实时地实现重新配置,与该FPGA是否提供相关的可重新配置机制有关,具体请参考相应厂商的FPGA的使用手册。
本文档主要是以Altera公司的Stratix II系列的FPGA器件为例,介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应,其目的是通过提供PLL的重配置功能,使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置,以重新锁定和正常工作。


Altera可重配置PLL使用手册,中文DOC,52页。
——回复可见内容——



关键词: Altera     可重     配置     使用手册     分享     时钟         

菜鸟
2009-12-20 19:22:14    评分
2楼

非常有用,谢谢,好帖


高工
2009-12-20 20:01:53    评分
3楼
不客气,希望对你能有所帮助。
也希望你能多多关注本版块和EEPW

菜鸟
2009-12-20 20:29:39    评分
4楼
我来学习学习

菜鸟
2009-12-22 09:05:47    评分
5楼
看看,O(∩_∩)O谢谢

菜鸟
2009-12-24 11:23:10    评分
6楼
感谢楼主!

菜鸟
2009-12-24 17:57:11    评分
7楼
好定西,谢谢楼主

菜鸟
2009-12-27 20:20:50    评分
8楼
好东西!

菜鸟
2009-12-29 14:03:09    评分
9楼

好东西 我要了


菜鸟
2009-12-29 14:15:39    评分
10楼
好像不能下呀?

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