我用synplify综合,在添加sdc约束文件时的时钟约束页如下图所示:
其中只有第一项是时钟信号,而其他的都不是,请问为何会将这些非时钟信号识别为时钟信号呢?
这样会有什么影响?有没有办法通过添加属性避免这种情况发生呢?
谢谢!
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