网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 求助verilog语言的问题

共4条 1/1 1 跳转至页

求助verilog语言的问题

只为吸引你
菜鸟
2010-11-26 00:04:51     打赏
我在一个模块中定义了一个10进制的变量。但是我在另一个模块中使用这个变量时，需要他是2进制的哇，我可以直接用吗？我还是把他改成2进制的呢？要改的话，怎么改呢？请教了。谢谢哇
回复
收藏
0



关键词： 求助     verilog     语言     问题    

becoll
工程师
2010-11-26 00:37:28     打赏
2楼

不用改啊，硬件电路都是二进制的，定义的只是显示方式的问题，实际上还是二进制，直接用好了


评论
Jason_Zhang
高工
2010-11-26 10:05:44     打赏
3楼

二楼正解。直接用就可以了


评论
只为吸引你
菜鸟
2010-11-26 23:22:27     打赏
4楼
哦，谢谢了。最经上网有点不方便。哎···········

评论
共4条 1/1 1 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]