电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA/CPLD » Quartus中调用IP核,求高手帮助啊!!!


共14条 1/2 1 2 跳转至

Quartus中调用IP核,求高手帮助啊!!!

菜鸟
2011-12-22 21:43:26    评分
小菜鸟刚刚上路……求回答……我用Quartus中自带的向导建立了一个双端口RAM的IP核,打开它的verilog文件发现读不懂啊……更不知道如何在主模块中调用了……小弟新手啊……求指点啊!!! `timescale 1 ps / 1 ps // synopsys translate_on module ram ( byteena_a, data, rdaddress, rdclock, rden, wraddress, wrclock, wren, q); input [0:0] byteena_a; input [7:0] data; input [1:0] rdaddress; input rdclock; input rden; input [1:0] wraddress; input wrclock; input wren; output [7:0] q; `ifndef ALTERA_RESERVED_QIS // synopsys translate_off `endif tri1 [0:0] byteena_a; tri1 rden; tri1 wren; `ifndef ALTERA_RESERVED_QIS // synopsys translate_on `endif wire [7:0] sub_wire0; wire [7:0] q = sub_wire0[7:0]; altsyncram altsyncram_component ( .wren_a (wren), .clock0 (wrclock), .clock1 (rdclock), .byteena_a (byteena_a), .address_a (wraddress), .address_b (rdaddress), .rden_b (rden), .data_a (data), .q_b (sub_wire0), .aclr0 (1'b0), .aclr1 (1'b0), .addressstall_a (1'b0), .addressstall_b (1'b0), .byteena_b (1'b1), .clocken0 (1'b1), .clocken1 (1'b1), .clocken2 (1'b1), .clocken3 (1'b1), .data_b ({8{1'b1}}), .eccstatus (), .q_a (), .rden_a (1'b1), .wren_b (1'b0)); defparam altsyncram_component.address_aclr_b = "NONE", altsyncram_component.address_reg_b = "CLOCK1", altsyncram_component.byte_size = 8, altsyncram_component.clock_enable_input_a = "BYPASS", altsyncram_component.clock_enable_input_b = "BYPASS", altsyncram_component.clock_enable_output_b = "BYPASS", altsyncram_component.intended_device_family = "Cyclone III", altsyncram_component.lpm_type = "altsyncram", altsyncram_component.maximum_depth = 128, altsyncram_component.numwords_a = 4, altsyncram_component.numwords_b = 4, altsyncram_component.operation_mode = "DUAL_PORT", altsyncram_component.outdata_aclr_b = "NONE", altsyncram_component.outdata_reg_b = "CLOCK1", altsyncram_component.power_up_uninitialized = "FALSE", altsyncram_component.rdcontrol_reg_b = "CLOCK1", altsyncram_component.widthad_a = 2, altsyncram_component.widthad_b = 2, altsyncram_component.width_a = 8, altsyncram_component.width_b = 8, altsyncram_component.width_byteena_a = 1; endmodule 这里的altsyncram altsyncram_component是调用的其他的函数或者任务或者模块或者库么?求详细指点啊!!



关键词: Quartus     调用     高手     帮助     input     al    

菜鸟
2011-12-22 21:51:39    评分
2楼
为什么没有换行…………

高工
2011-12-23 00:00:47    评分
3楼
有乱码啊

工程师
2011-12-23 09:32:21    评分
4楼
RAM module 可自行設計,不要使用內部 IP

菜鸟
2011-12-23 10:35:52    评分
5楼
咕~~(╯﹏╰)b 我是想把程序贴过来让高手过目指点的。。。不是乱码吧。。。

菜鸟
2011-12-23 10:37:22    评分
6楼
强制要求使用IP核啊。。。

菜鸟
2011-12-23 10:37:47    评分
7楼
咕~~(╯﹏╰)b没回复到你。。

工程师
2011-12-23 12:49:48    评分
8楼
一般使用 IP 時 只會給使用 IP 模組的 Input & Output Port 你可以看一下 tool 給的模組外觀為何 再去使用即可 有些 port 即使不使用也無所謂! 以 同步 Ram 模組來看 就只是 Address / Data / CLK / Read / Write 訊號就可控制 有些 Port 不理會亦可

菜鸟
2011-12-23 14:35:56    评分
9楼

搞不定!!


高工
2011-12-23 21:41:28    评分
10楼
会自动生成接口操作时序说明,

共14条 1/2 1 2 跳转至

回复

匿名不能发帖!请先 [ 登陆 注册 ]