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Cyclone3 I/O逻辑电平兼容问题

助工
2012-04-10 22:26:10    评分
我把FPGA的3、4、5、6bank用于与DDR1接口相连接。DDR的I/O电压是2.5V,可是FPGA的这几个bank的VCCIO我却都连到3.3V上了。这对后续的电路设计会造成什么影响呢?在判决DDR传输过来的0/1数据时会出错么?我好像有看到说cyclone3的IO口是2.5V和3.3V兼容的,是什么意思呢?对于我现在这个问题有帮助吗?急急急!



关键词: Cyclone3     逻辑     电平     兼容     问题    

工程师
2012-04-13 12:56:50    评分
2楼

对于慢速信号,是没有影响的。因为DDR输出2.5V的高,3.3V的IO电平也会判别为高。但对于高速信号却是有影响的,其建立保持时间要求会更严格。


助工
2012-04-22 01:22:45    评分
3楼
谢谢!请问您说的慢速是多慢呢?另外,我的DDR的DQ、DQS是随意连接的,并没有连接到FPGA的专用存储器接口上,不知道这样的话会造成什么样的影响呢?

工程师
2012-04-23 17:01:02    评分
4楼

DDR应该属于高速器件,我个人的理解,10MHz以下,应该没问题。50MHz以上,应该有问题。DQ、DQS没有连到专用存储器上,影响不大。只要满足寄存器采样的建立保持时间够了,就可以了。如果满足不了,可以通过时序约束做一些调整。


助工
2012-04-26 15:04:52    评分
5楼
嗯,好的。是不是我就可以理解成,FPGA上所谓的DQ、DQS专用管脚,也不过是多加了几个寄存器,在输入信号的时序上做了一些调整,这样用户就省去了自己计算建立保持时间的麻烦。但是如果随意连接这些管脚,只要我们查看下DDR的手册,在设计的时候考虑到DDR建立保持的时间,就可以避免出现问题。

菜鸟
2014-04-11 10:43:01    评分
6楼
DDR的时钟频率有100MHz和133MHz两个,显然是高速器件!

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