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当时钟源控制寄存器（CLKR）的PLL2EN位=0（规定子时钟选择被禁止），是否子时钟会停止？

• 回答：
  时钟源控制寄存器(CLKR)的PLL2EN位规定是否要禁止传输到子时钟，并不停止子时钟本身。

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就PLL稳定等待时间而言，时间是用软件根据时基定时器计算的吗？

• 回答：
  有必要用软件启动PLL，使用时基定时器来计算时间。

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PLL稳定等待时间要多少循环周期？（针对：MB91350A系列/MB91150系列）

• 回答：
  对于12.5KHz(内部50KHz)的运行，贴装宏的Look Up时间大概是300us。芯片推荐328us。
  MB91550系列：稳定等待时间为300us或更高。

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有没有哪个位是用来判断PLL振荡是否稳定了？

• 回答：
  没有位来判断PLL振荡是否稳定了,要求100us或更多的记数时间。

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当PLL的倍频率改变时，闭锁等待时间有多长？ 是否有可能在PLL运行中改变倍频率？（针对：MB90350A）

• 回答：
  当在使用PLL时改变倍频率，为了确保PLL的闭锁时间，在改变倍频率后会自动转换到振荡稳定等待状态。因此，Standby控制寄存器中指定的振荡稳定等待时间就变成了闭锁等待时间。在这段时间内，程序是停止的。

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在振荡稳定等待时间过后，立即使用PLL是否有什么问题？ 或者，要求等待一定长度的时间？

• 回答：
  由于PLL是在上电复位后被激活的，因此在振荡稳定等待时间之后PLL可以稳定运行。

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逐渐改变PLL设置的做法是不是更妥当？

• 回答：
  我们建议不要突然将低频时钟（内部总线时钟，外部总线时钟和外围系统时钟）转换到目标需要的时钟频率，而是要逐渐的转换，来抑制内部尖峰电压和电流。

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当使用24MHz的时钟源作为源振荡输入到FR, 由于如果两倍的话会超过频率范围，内部PLL也使用同样的频率，因此内部PLL也使用同样的频率。在这样的情况下，24-MHz时钟是否要被输入给所有的片上外围电路，这种用法可行吗？（针对：MB91F127）

• 回答：
  CPU系统和外围系统都在25-MHz或25-MHz以下的工作频率下运行。因此，24-MHz时钟可以被提供到外部器件。

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当正常运行时振荡器或外部时钟停止，会发生什么情况？

• 回答：
  PLL/振荡电路仍将运行，但是运行处于失控状态。不能保证正常操作。

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PLL锁闭时间（振荡稳定）为多长？关于PLL振荡稳定等待时间的描述在哪里？

• 回答：
  为300us。参阅“硬件手册”中76页3.11.11项的“PLL时钟设置举例”。

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在使用PLL时，我们应该记住什么？

• 回答：
  参阅“硬件手册”73页的“设备设置举例”。

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当从子时钟停止模式返回，哪个时钟被用作振荡稳定等待时间？（针对：MB91350A系列）

• 回答：
  用1/2子时钟作为时钟脉冲源，规定的振荡稳定等待时间可得到保证。

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当从主时钟停止模式返回，哪个时钟被用作振荡稳定等待时间？（针对：MB91350A系列）

• 回答：
  用1/2主时钟作为时钟脉冲源，规定的振荡稳定等待时间得到保证。

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没有引脚来确定CPU系统的工作频率。我们该如何确认？（针对：MB91101）

• 回答：
  通过检查CLK引脚输出是否与外部总线频率相同，以及GCR寄存器的ON/OFF位，来确定CPU系统的运行时钟频率。

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为什么需要反馈电阻？

• 回答：
  由电阻器来决定振荡电路的偏移。如需详细信息，请联系所使用的振荡器的供应商。

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为什么需要阻尼电阻？

• 回答：
  用负载电容器生成低通滤波器以减少高通增益，这可以抑制高频率波的异常振荡。另外，可以限制集成电路的增益，来提高集成电路和振荡器之间的匹配，这样就可以减少不必要的振荡，抑制振荡范围过大或过小。如需详细信息，请联系所使用的振荡器的供应商。

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当振荡器频率减小时，为什么振荡电路的负电阻会增加？

• 回答：
  振荡电路的负电阻取决于振荡单元的特性。当在同样电路环境的条件下使用电路，较高频率的负电阻会减少，因为振荡单元的高频率增益会减少。

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  是否有可能将外部时钟输入到子时钟引脚（X0A,X1A）？

• 回答：
  可以的。把外部时钟输入到X0A引脚，将X1A悬空。

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当时钟加倍器设置为“On”到总线频率被转换需要的最大时间为多少？（针对：MB91F133）

• 回答：
  从设备控制寄存器(GCR)的DBLON[位]被设置到DBLAK[位]被转换之间的时间间隔不能确定。程序需要等待，直到DBLAK[位]用循环处理或其它处理的方法被转换。

转自：http://www.fujitsu.com/cn/fss/mcu/faq/fr_oscillation.html