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如何将FPGA底层设计添加到顶层设计中

高工
2012-11-22 22:52:09     打赏
事情是这样的。
我QII建立一个EEPWFpgaDIY的工程。
然后再工程中添加了两个Verilog文件,一个是LED一个是数码管。即两个Module
然后,TopLevel是EEPWFpgaDIY,两个独立的模块LED和数码管。
不做任何设置,然后编译。然后报错:
Error (12007): Top-level design entity "EEPWFpgaBoard" is undefined

这个号理解,没有顶层设计。
我的问题是,怎样将建好的两个module加到顶层设计中?


问问题还是论坛发帖,QQ群里边老跑题



关键词: 如何     底层     设计     加到     顶层    

院士
2012-11-23 08:26:58     打赏
2楼
顶,估计51FPGA能帮你的

高工
2012-11-23 09:11:40     打赏
3楼
你找本verilog的语法书,看看有关模块例化的章节!

高工
2012-11-23 09:52:55     打赏
4楼
这叫模块实例化啊?你发的华为教程里边看见了点,还不太理解

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