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VerilogHDL的两种数据类型真难理解

高工
2012-11-23 21:26:53    评分
Verilog HDL 主要包括两种数据类型:线网类型(net type) 和  寄存器类型(reg type)

看了半天都没明白是什么东西。跟C语言的int double string什么的数据类型完全没什么可比性

这个该怎么理解啊?



关键词: VerilogHDL     两种     数据     类型     难理解    

高工
2012-11-23 21:29:55    评分
2楼
不动FPGA内部结构,还得补啊

专家
2012-11-23 21:39:23    评分
3楼
reg是变量类型之一,wire是线网类型之一。


reg变量只能在always和initial语句中赋值。wire线网只能用连续赋值语句赋值,或者通过模块实例的输出or输入端口赋值。并且进行初始化后,reg变量的值变为X(未知),而线网的值变为z(高阻)。线网可以被赋予强度值,而reg变量不能被赋予强度值。


高工
2012-11-24 11:34:54    评分
4楼
找本verilog的语法书看看,多了解下FPGA内部结构!

高工
2012-11-25 22:24:47    评分
5楼
看了那本
Verilog HDL程序设计与实践


有那么点懂了,可还没完全理解  只是死记住了几个用法

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