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实验概要：完成功能：制作一个演讲计时器（会议计时器），实时时钟芯片读取时间，按键可设置并修改时间值，12864显示时钟（指针）、闹铃值、当前温度。时间剩余30s（可设置），提醒一次，时间到设定值时，12864显示闹铃图案，蜂鸣器响，按按键以取消闹铃或延时。最终记录演讲所用的时间并存储于EEPROM中，便于用户读取。

关注这个CPLD的DIY很久了，以前学过的51，AVR， STM32，CC2530等都是C语言编程，做过几个小系统，虽说有一定的编程基础，但Verilog HDL是初次接触，对数字电路也是只会用，不会设计，想通过贵网站的DIY活动实现这个实验，能熟练掌握CPLD对各种外设、总线的操作。我觉得学好工具，以后根据项目需求选择合适的工作，也用最合适的方式实现项目需求，同时也想为以后的FPGA学习打下基础。希望我能从这次活动中有所收获。