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关于verilog 一个简单的组合逻辑问题，死活出不来结果！！！！（问题解决，再补上一本数字电路结合verilog的书给大家吧）

xieyuanfu
工程师
2013-07-02 23:57:57     打赏

书的下载链接Verilog HDL数字系统设计.pdf

 

闲来 ，搞个组合逻辑，想实现如下 图示的逻辑关系

写的程序如下 ，很简单。

module lianxi(a,b,c);

input a,b;
output c;
wire temp;
assign temp = a&b;
assign  c=a |temp ;

endmodule

但是出来的结果 跟预想的 有很大差别。

出来的底层逻辑 是下面这关系

输入b 被忽略了似得 没有关系了， 不知道这个是什么问题 ，指点一二吧 路过的朋友！！！！！

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关键词： 关于     verilog     一个     简单     组合     逻辑     问题    

sxliujin
菜鸟
2013-07-03 00:49:08     打赏
2楼

你应该写成。。。。

module lianxi(a,b,c);

input a,b;
output c;

assign  c=a |（a&b）;

endmodule

 

因为这                            不是单片机- -。。。。


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xieyuanfu
工程师
2013-07-03 08:48:27     打赏
3楼
写成你这样 ，我出来的 还是 原来那样的 结果啊  不知道是怎么了

评论
51FPGA
高工
2013-07-03 09:12:06     打赏
4楼

module lianxi(a,b,c);

input a,b;
output c;

assign  c=a |（a&b）;

endmodule

 

这样写是可以的呀，你在quartus2中选择tools——netlist_viewers_RTL_viewer就可以看到了。我单位电脑没法给你截图,你自己试试吧！


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xieyuanfu
工程师
2013-07-03 09:36:19     打赏
5楼

嗯 的确可以 

总结下  我原来那个 也是可以的  我看错拓扑结构了

应该 是看RTL viewer  如下图  点 红色圆圈的 地方

而不是点 红色方框的那个 看的   理解错误 

 

但是

RTL 级  不是行为级的描述电路 结构吗 

怎么会显示门级 电路呢  ？

 

 

 


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finema
助工
2013-07-03 09:37:39     打赏
6楼
看了你的图，我得出的布尔表达式是 Y=AB+A, 化简一下就是 Y= A, 显然输出就是跟B的输入没有任何关系
.

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haitao2000s
工程师
2013-07-03 09:39:07     打赏
7楼

化简下就知道，c=a+(ab) = a(1+b)=a，其实这两个电路都是一样的功能


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xieyuanfu
工程师
2013-07-03 09:47:21     打赏
8楼
嗯 看RTL级 那个 还没有优化掉 还是按照 写的 来实现的  到下面 就是被优化掉了

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Grandit
菜鸟
2013-07-03 09:50:24     打赏
9楼

上面那种写法是可以的，如图：




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zhaohaixv168
菜鸟
2013-07-04 15:41:36     打赏
10楼
学习了

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