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时钟源三分频 程序有点不明白 求助

助工
2013-07-18 16:22:04    评分

reg[1:0] state;

reg clk1;

  always@(posedge clk or negedge reset)

     if(!reset)

         state<=2'b00;

     else(state)

        2'b00:state<=2'b01;

        2'b01:state<=2'b11;

        2'b11:state<=2'b00;

        default :state<=2'b00;

  endcase

always@(negedge clk or negedge reset)

if (!reset)

clk1<=1'b0;

else 

clk1<=state[0]; //  这行和下行的代码是神马意思 

assign clk_out=state[0]&CLK1;//






关键词: 时钟     三分     程序     有点     明白     求助    

助工
2013-07-18 17:23:49    评分
2楼

clk1<=state[0]:是将state[0]这一位值送给clk1,;assign clk_out=state[0]&CLK1:取与关系送给clk_out。其实这个电路很容易看,你可以画下时序图。相信可以马上理解。

时序图如下,画的不太标准,见谅,凑合看吧:

最终实现3分频,占空比50%

另附:帖子类型改为问题贴吧,比较合论坛规矩。


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