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pcie深入理解

助工
2013-11-06 14:54:06    评分
以pc处理器<->FPGA<->DSP
1.处理器为内存分配的存储空间是否连续?
2 处理器是如何将采集的原始数据写入该块存储空间的?是写满分配的存储空间后再一起发送至PCIe接口,还是边写边发送?这两点都是由系统软件设计的吗?
3 处理器只为PCIe分配了一块存储区域,那存储器读写之间的地址冲突是如何解决的?



关键词: PCIE     FPGA    

助工
2013-11-07 17:28:42    评分
2楼
1。处理器为内存分配空间可以连续,可以不连续,但是一个bar内的空间要连续
2。如果是PCIE定义的BAR空间在内存中的镜像,那么是边丢边发,如果是用于DMA的,那这个空间是可以另外定义的,需要FPGA逻辑来搬运,称之为DMA,当然,如果PC很闲的话,也可以PC一个一个往BAR空间放,然后由操作系统一个一个去搬。
3。处理器不仅仅为PCIE分配一块存储区域,这取决于你的BAR的数量,最多6个Bar。所有需要CPU以PIO方式读写的FPGA内部地址全部都得映射到PC分配的空间里。所以这个PIO空间不可太大,否则太占内存。大数据量的需要以DMA来实现

助工
2013-11-11 15:16:14    评分
3楼
请教问题3:是否类似乒乓RAM?还是类似FIFO那样?

助工
2013-11-13 14:04:32    评分
4楼
学习中

助工
2013-11-14 15:29:48    评分
5楼
不是,协议规定PCIE设备最多有6个BAR,也就是说允许处理器为这个设备分配6段连续的存储空间。这样可以避免单一设备占用很大的存储空间,不利于内存利用。另外也便于下位机进行地址转换。一般是Bar0有类型0的CSR信息,Bar1放IO信息,BAR2,BAR3是基于查找表的地址配置,即给偏址,BAR4、5是直接地址,即给出来的地址为下面实际的地址。

不过如果是自己做,图简单的话,只用BAR0就可以了

菜鸟
2013-11-18 17:31:13    评分
6楼
在单个BAR里头,处理器分配的内存实际上是到根节点存储空间的映射。对PC系统来说就是桥片了。以Intel的南北桥结构为例,操作系统将地址,数据打包以后,经过北桥的内存控制器,通过DMA总线发到南桥上。南桥上的root端(根据经验猜测,有一堆128Byte深度缓存),将每个包的数据放入一个独立的缓存中,然后根据这些包的VC号,事务号,以及对应通道的信用值来排列发送顺序。同时向端点汇报自己的信用值(缓存剩余量)。这里对操作系统内存而言,应该是FIFO式的,但是对root而言,应该是类似双口的结构。

我没写过驱动,具体请freefpga指正

菜鸟
2013-11-20 21:51:29    评分
7楼
现在的芯片组既root中会有多个DRAM的控制器,形成多个内存通道,不同通道间数据可以并行操作提高带宽,在驱动中如果可能不要分配非缓存内存否则CPU读写起来效率很底

菜鸟
2013-11-21 17:24:29    评分
8楼
那BAR0还是要有吧,不然CSR信息没地方写啊,只搞一个很小的好了,大部分数据操作都走DMA,只有少量控制的走内存

菜鸟
2013-11-25 15:38:56    评分
9楼
我用BAR0来存取硬件和软件的接口寄存器

助工
2013-11-26 15:49:06    评分
10楼
我用内存中BAR0存取有效图像数据,那pc和FPGA之间的控制寄存器地址如何设置才能被PC和FPGA访问到呢?
例如:我将内存中的BAR0分成读写两部分,当pc系统软件向读数据部分的bar内存空间写入数据后,想通知FPGA发读请求来取数据,这个通知指示我想通过PC写FPGA内的一个寄存器,来告诉FPGA,那么这个寄存器的地址该如何设置?PCIe的设备寄存器中有供用户用的这种可读可写的寄存器吗

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