网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » pcie深入理解

共4条 1/1 1 跳转至页

pcie深入理解

菜鸟求教
助工
2013-11-06 14:54:06     打赏
以pc处理器<->FPGA<->DSP
1.处理器为内存分配的存储空间是否连续？
2 处理器是如何将采集的原始数据写入该块存储空间的？是写满分配的存储空间后再一起发送至PCIe接口，还是边写边发送？这两点都是由系统软件设计的吗？
3 处理器只为PCIe分配了一块存储区域，那存储器读写之间的地址冲突是如何解决的？
回复
收藏
0



关键词： PCIE     FPGA    

菜鸟求教
助工
2013-11-13 14:04:32     打赏
2楼
学习中

评论
菜鸟求教
助工
2013-11-28 15:42:06     打赏
3楼
举个典型的例子吧，首先我不建议你在bar0空间里放数据，太浪费，bar0空间就放一些控制用的寄存器吧，相对数据而言，没多少的。

对FPGA地址的读写，假设FPG**内你设计了一个地址查找表，某寄存器byte地址为0x000055aa，那么你在PC端往bar0基址+0x000055aa写一个byte数0x1，那么这个寄存器的值就是0x1。

对大段的数据而言，你在内存中开辟一段存储空间，比如0xcc000000~0xdd000000,然后在FPGA里头做一个DMA控制器，通过PC往FPGA的寄存器里写DMA起始地址0xcc000000和dma的长度**x，然后你做的这个DMA控制器开始向PCIE IP发送读请求，读地址是0xcc000000+不停累加的偏址，当读到指定长度后，DMA控制器停止工作，并且发一个中断给PC。
上面这个是常用的方法

评论
菜鸟求教
助工
2013-12-18 14:15:59     打赏
4楼
在单个BAR里头，处理器分配的内存实际上是到根节点存储空间的映射。对PC系统来说就是桥片了。以Intel的南北桥结构为例，操作系统将地址，数据打包以后，经过北桥的内存控制器，通过DMA总线发到南桥上。南桥上的root端（根据经验猜测，有一堆128Byte深度缓存），将每个包的数据放入一个独立的缓存中，然后根据这些包的VC号，事务号，以及对应通道的信用值来排列发送顺序。同时向端点汇报自己的信用值（缓存剩余量）。这里对操作系统内存而言，应该是FIFO式的，但是对root而言，应该是类似双口的结构。

我没写过驱动，具体请freefpga指正

评论
共4条 1/1 1 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]