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quartus2和modelsim—altera仿真rom ip

菜鸟
2017-06-26 16:40:45     打赏
# Error in macro ./sin_run_msim_rtl_verilog.do line 18
# No Design Loaded!
#     while executing
# "run -all"
程序没问题 为什么仿真总是出现这个问题


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