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用VHDL/VerilogHD语言开发PLD/FPGA的完整流程VHDL实例

菜鸟
2017-06-27 15:10:25     打赏
1.文本编辑:用任何文本编辑器都可以进行,也可以用专用的HDL编辑环境。
通常VHDL文件保存为.vhd文件,Verilog文件保存为.v文件

2.功能仿真:将文件调入HDL仿真软件进行功能仿真,检查逻辑功能是否正确
(也叫前仿真,对简单的设计可以跳过这一步,只在布线完成以后,进行时序仿真)

3.逻辑综合:将源文件调入逻辑综合软件进行综合,即把语言综合成最简的布
尔表达式。逻辑综合软件会生成.edf或.edif 的EDA工业标准文件。

4.布局布线:将.edf文件调入PLD厂家提供的软件中进行布线,即把设计好的
逻辑安放到PLD/FPGA内。

5.时序仿真:需要利用在布局布线中获得的精确参数,用仿真软件验证电路的
时序。(也叫后仿真) 通常以上过程可以都在PLD/FPGA厂家提供的开发工具(如
MAXPLUSII,Foundation)中完成,但如果采用专用HDL工具分开执行,效果会好得
多,否则这么多出售HDL开发工具的公司就没有存在的理由了。特别是MAXPLUSII的
用户,不要在MaxplusII中进行复杂的VHDL/VerilogHDL逻辑综合,(因为
MaxplusII只支持VHDL/Verilog的子集,其区别见帮助菜单中的VHDL章节)应上
www.altera.com去下载ALTERA绑定的免费OEM版HDL综合软件(或使用功能更强的通
用HDL逻辑综合软件)。


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