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FPGA至简设计法案例4 【12401003385】

助工
2018-09-18 08:37:49     打赏
至简设计法经典案例4

 

案例4. 当收到en=1时,dout间隔1个时钟后,产生2个时钟周期的高电平脉冲,并且重复3次。

                                                        

上面波形图显示了描述的功能。第3个时钟上升沿收到en==1,所以dout间隔1个时钟后变1并且持续2个时钟周期,这个动作重复3次,结束。

 

看到大于1的数字,就知道要计数。下面的计数方式非常普遍:

即用一个计数器,从头数到尾。这个计数器的设计很简单,但产生dout信号就不容易了。

 

明德扬推荐的计数方式如下:

利用2个计数器。cnt0就如案例2一样,数的是间隔和高电平时钟;而计数器cnt1数的是重复次数。

如案例2相同,需要添加信号flag_add来指示cnt0的加1区域,波形如下图。

所以cnt0的加1条件是flag_add==1,计数3个就清零。

仔细观察cnt1可以看到,每次cnt0数完后,cnt1就会加1。所以cnt1的加1条件是end_cnt0,计数3个就清零。从而我们可以设计出cnt0cnt1的代码,输入Jsq2,即可调出模板。

 

flag_add有两个变化点:变1和变0。变1是因为en==1,变0是因为重复次数都完了,也就是end_cnt1。所以flag_add代码如下。

 

dout有两个变化点:变1和变0。在cnt0数到1时(一个间隔)时变1,在cnt0数完时变0,所以dout的代码如下。

 

 

至此,本工程的主体程序已经设计完毕,之后需要读者补充信号定义、输入输出定义了。

 

module的名称定义为my_ex3。并且我们已经知道该模块有5个信号:clkrst_nendout。为此,代码如下:

 

其中clkrst_nen是输入信号,dout是输出信号,并且4个信号都是1比特的,根据这些信息,我们补充输入输出端口定义。代码如下:

 

接下来定义信号类型。

cnt0是用always产生的信号,因此类型为regcnt0计数的最大值为2,需要用2根线表示,即位宽是2位。add_cnt0end_cnt0都是用assign方式设计的,因此类型为wire。并且其值是0或者11个线表示即可。因此代码如下:

cnt1是用always产生的信号,因此类型为regcnt1计数的最大值为2,需要用2根线表示,即位宽是2位。add_cnt1end_cnt1都是用assign方式设计的,因此类型为wire。并且其值是0或者11个线表示即可。因此代码如下:

dout是用always方式设计的,因此类型为reg。并且其值是0或者11根线表示即可。因此代码如下:

 

flag_add是用always方式设计的,因此类型为reg。并且其值是0或者11根线表示即可。因此代码如下:

 

至此,整个代码的设计工作已经完成。整体代码如下:

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

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28

module my_ex4(

       clk      ,

       rst_n    ,

       en       ,

       dout       

);

 

input      clk     ;

input      rst_n   ;

input      en      ;

output     dout    ;

 

 

reg     [ 1:0]    cnt0     ;

wire            add_cnt0 ;

wire            end_cnt0 ;

 

reg     [ 1:0]    cnt1     ;

wire            add_cnt1 ;

wire            end_cnt1 ;

always @(posedge clk or negedge   rst_n)begin

      if(!rst_n)begin

          cnt0 <= 0;

      end

      else if(add_cnt0)begin

          if(end_cnt0)

            cnt0 <= 0;

          else

            cnt0 <= cnt0 + 1;

      end

end

 

assign add_cnt0 = flag_add==1;

assign end_cnt0 = add_cnt0 &&   cnt0==3-1 ;

 

always @(posedge clk or negedge   rst_n)begin

      if(!rst_n)begin

          cnt1 <= 0;

      end

      else if(add_cnt1)begin

          if(end_cnt1)

            cnt1 <= 0;

          else

            cnt1 <= cnt1 + 1;

      end

end

 

assign add_cnt1 = end_cnt0;

assign end_cnt1 = add_cnt1 &&   cnt1==3-1 ;

 

 

reg           flag_add  ;

 

always    @(posedge clk or negedge rst_n)begin

      if(rst_n==1'b0)begin

          flag_add <= 0;

      end

      else if(en==1)begin

          flag_add <= 1;

      end

      else if(end_cnt1)begin

          flag_add <= 0;

      end

end

 

reg          dout    ;

 

always    @(posedge clk or negedge rst_n)begin

      if(rst_n==1'b0)begin

          dout <= 0;

      end

      else if(add_cnt0 && cnt0==1-1)begin

          dout <= 1;

      end

      else if(end_cnt0)begin

          dout <= 0;

      end

end

 

endmodule

 

 

本题中,我们设计了2个计数器,从而使得dout的设计非常简单。计数器的组合使用,对设计的复杂度有非常大的影响。合理和正确使用,将能设计出赏心悦目的代码。




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