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fpga implement前后的变化

菜鸟
2005-08-25 21:42:00    评分
implement就是生成fpga的配置网表文件(edif等),implement前的时序仿真 : 确实不是真正的网表,而只是使用一些缺省的延时值,但跟假设所有器件都没有 : 任何延时的功能仿真比,已经有点接近真实的情况了。implement后的仿真才 : 使用由配置文件分析到的延时值进行仿真。 : 我使用的是XILINX系统库中的计数器CB8CE,其它的地方都正常,但出问题的部分 : 使用了计数器的输出值来反馈给它的clr端,当输出值为36时,将计数器清零。 : 不知是否因为这个原因造成的。



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