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FPGA和ASSP重压之下的ASIC 时日不多了吗？ 【FPGA/CPLD】

单芯片可重构数字接收机的研究 【DSP系统】

【应用笔记】使用ALTERA_PLL和ALTERA_PLL_RECONFIG宏功能模块实现小数PLL重配置V1.1(Implementing Fractiona 【FPGA/CPLD】

【应用笔记】AN623:使用DSP Builder高级模块实现重采样滤波器(AN 623: Using the DSP Builder Advanced Blo 【FPGA/CPLD】

【应用笔记】在Stratix和Stratix GX器件中实现PLL重配置(Implementing PLL Reconfiguration in Stratix 【FPGA/CPLD】

【应用笔记】AN367:在Stratix II器件中实现PLL重配置(AN 367: Implementing PLL Reconfiguration in S 【FPGA/CPLD】

【应用笔记】实现多重遗留的DDR/DDR2 SDRAM控制器接口(Implementing Multiple Legacy DDR/DDR2 SDRAM Con 【FPGA/CPLD】

【应用笔记】在Stratix III和Stratix IV器件中实现PLL重配置(Implementing PLL Reconfiguration in Str 【FPGA/CPLD】

版主快速解决提问，消灭板块零回复，重磅给力！ 【DSP系统】

【白皮书】在28-nm FPGA中使用局部和动态重新配置增加设计功能性 【FPGA/CPLD】

【应用手册】实现Arria II 器件中的动态重配置 【FPGA/CPLD】

【应用手册】Stratix IV GX 器件的RapidIO 动态数据速率重配置参考设计 【FPGA/CPLD】

【应用手册】实现Cyclone IV GX 器件中的动态重配置 【FPGA/CPLD】

【应用手册】理解Stratix IV GX 器件的预加重和线性均衡功能 【FPGA/CPLD】

ALTERA的FPGA可重复擦写不？ 【FPGA/CPLD】

网表形式的子模块会被重新综合吗？ 【FPGA/CPLD】

[参加投票] 调查FPGA在全国电子设计竞赛中的重要性 【FPGA/CPLD】

很多重复的模块有什么办法链接呢？ 【FPGA/CPLD】

重金购买E1 ip core 或者 E1 网桥 ip core 【FPGA/CPLD】

以单一DSP控制多重三相逆变器 【DSP系统】

Quartus II 7.2的重大改进 【FPGA/CPLD】

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最新音場管理DSP,解決相位差,修正喇叭音頻曲線,真正的原音重現!! 【DSP系统】

[求助]重金寻求合作精英：熟练DSP电路板的设计，手工PCB设计。 【DSP系统】

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DSP求助！有重酬！ 【DSP系统】