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【应用笔记】在Stratix IV器件收发器中，使用片上信号质量监控电路(EyeQ)功能(Using the On-Chip Signal Quality Mo 【FPGA/CPLD】

【应用笔记】在Stratix GX器件中使用动态相位调整(DPA)源同步信号Using Source-Synchronous Signaling with DP 【FPGA/CPLD】

DSP基础知识集锦之四 数字信号处理 【DSP系统】

【应用笔记】在Stratix III器件中对信号完整性进行I/O设置的影响(Impact of I/O Settings on Signal Integrity 【FPGA/CPLD】

DDR中地址信号和数据信号是个什么时序关系？ 【FPGA/CPLD】

有谁做过双相信号发生器，求个DA和调幅的外围电路 【FPGA/CPLD】

【白皮书】对系统信号完整性不确定因素进行建模 【FPGA/CPLD】

【白皮书】Stratix III FPGA 信号完整性 【FPGA/CPLD】

F2812常见问题汇总 【DSP系统】

[精华] SOPC设置的IO口是下降沿中断输入方式，为什么会把外部信号拉低呢？ 【FPGA/CPLD】

[精华] 信号名影响设计频率，无语 【FPGA/CPLD】

请问有人做过同步信号的提取吗？ 【FPGA/CPLD】

求FPGA实现VGA信号转3G信号程序 【FPGA/CPLD】

小波变换快速的定点DSP实现 【DSP系统】

FPGA输出DDS信号不需经过DA实现正弦波输出的方法求助 【FPGA/CPLD】

DSP过采样技术 【DSP系统】

DSP和CPLD的宽带信号源的设计方案 【DSP系统】

FPGA 采集脉冲信号 【FPGA/CPLD】

NAND FLASH 时钟信号 【DSP系统】

在quartus ii里仿真怎么产生一个冲激信号啊 【FPGA/CPLD】

DSP DUC的短波阵列信号发生器 【DSP系统】

信号完整分析 【FPGA/CPLD】

使用chipscope时为什么没有可用时钟信号？ 【FPGA/CPLD】

多抽样率信号处理（共享） 【FPGA/CPLD】

非时钟信号为何被识别成时钟信号？ 【FPGA/CPLD】

如何确保某一特定内部信号不被优化掉？ 【FPGA/CPLD】

有没有做过对AD采集的信号直接做FFT的高手 【FPGA/CPLD】

后仿信号列表中为何多出来很多dcm信号？ 【FPGA/CPLD】

后仿信号很难找啊~ 【FPGA/CPLD】

FFT结果的物理意义（作者圈圈） 【DSP系统】

具有什么特征的内部信号可以被chipscope观察？ 【FPGA/CPLD】

chipscope中如何观察双向口信号？ 【FPGA/CPLD】

双向口信号如何仿真？ 【FPGA/CPLD】

testbench中如何描述复杂无规则类型信号的激励？ 【FPGA/CPLD】

信号release是一个什么状态？ 【FPGA/CPLD】

modelsim如何固定仿真信号显示的顺序？ 【FPGA/CPLD】

转电子科大tony的工作经验 【FPGA/CPLD】

工频交流电参数数字式多用表的研制 【DSP系统】

好久没来了想用cpld和ad7656坐一个信号采集的电路 【FPGA/CPLD】

如果需要多路频率相同，但相位不同的时钟信号，改怎么办呢？ 【FPGA/CPLD】