ARM中的CPSR中的I位和F位与中断屏蔽寄存器INTMSK中的Global位有没有什么联系?
对中断屏蔽寄存器INTMSK,我是这样子理解的:
当中断屏蔽位被设为1时,即使中断发生都不会响应,但是此中断请求将相应的pending位置1,
所以如果此时将相应的中断屏蔽位设为0,则会发生中断响应。
而对于CPSR中的I位和F位,是不是将他们设为1时,即使有中断请求都不会将相应的pending位置1?
大家有没有s3c44b0的中断电路示意图?可不可以发上来参考参考?
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