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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 非时钟信号为何被识别成时钟信号？

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非时钟信号为何被识别成时钟信号？

becoll
工程师
2010-04-14 14:39:55     打赏
我用synplify综合，在添加sdc约束文件时的时钟约束页如下图所示：

其中只有第一项是时钟信号，而其他的都不是，请问为何会将这些非时钟信号识别为时钟信号呢？
这样会有什么影响？有没有办法通过添加属性避免这种情况发生呢？
谢谢！
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关键词： 时钟     信号     为何     识别    

Jason_Zhang
高工
2010-04-14 22:20:55     打赏
2楼

还没用过这种功能，待求解


评论
becoll
工程师
2010-04-23 16:01:47     打赏
3楼

我现在猜测是这样的原则：
       时钟具有高扇出的特性，那么反过来，工具会把高扇出的信号认作时钟信号以便走全局网络。
       很明显我的全局复位信号nRst具有高扇出，被认成了时钟

感觉是这样，寻达人求证~


评论
Jason_Zhang
高工
2010-04-24 13:08:40     打赏
4楼

嗯，这个说法挺有道理的。很有可能。

求高手鉴定


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