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我有个模块的端口定义如下：
entity delay_25u is
    Port ( clk100 : in  STD_LOGIC;
         clk10M : in std_logic;
           en_cnt : in  STD_LOGIC;
           num_25u : in  STD_LOGIC_VECTOR (6 downto 0);
           time_end : out  STD_LOGIC);
end delay_25u;
其中clk100是100M的时钟，clk10M 是10M的时钟，在用synplify综合时添加时钟约束时却只有一个可约束的时钟信号，如下图

不但只有一个信号，而且这个信号的名字也不知道是怎么取的，让我完全不知道应该将它约束为10M的还是100M的-_-!
我之前一篇帖子提到给一个模块加约束时出现了很多非时钟信号被识别成了时钟信号，现在又出现这个问题，真搞不懂工具是通过什么性质来判断信号是否为时钟信号的？