fpga控制sdram请教

工程师

2012-03-02 21:34:04 打赏

有用过fpga控制sdram的吗？ xilinx给的sample代码ucf中： NET sd_add[*] OFFSET = OUT : 2.5 : BEFORE : Clkp ; 是为了保证setup time的吗？参考特权同学的代码，是用pll把sdram的时钟延后了一点，也是为了setup time得考虑吧？这两种方法是等效的吗，哪个好一些呢？

关键词：控制 sdram 请教

xie0jing0

工程师

2012-03-05 22:57:45 打赏

2楼

自己想了想，特权同学的程序是基于altera的fpga的，它的pll支持任意相位延时，而xilinx的DCM锁相环只能进行90、180°的相位延迟，所以，用xilinx fpga保证setup time hold time只能用约束来实现了。不知道理解的对不对，大家一起来探讨

xie0jing0

工程师

2012-03-06 00:22:41 打赏

3楼

附上特权同学的代码地址
经典三星SDR SDRAM读写verilog代码分享
http://www.****.com/ilove314/blog/11-09/231614_0781b.html

关于SDRAM（强烈推荐）
http://www.****.com/ilove314/blog/11-09/231611_fb99e.html

jxg27cool

助工

2012-03-08 13:22:51 打赏

4楼

应该都是为le满足SDRAM采样数据时有足够的setup time。

xie0jing0

工程师

2012-03-13 21:22:50 打赏

5楼

发现链接都不能用啊，就自己传上来吧。 xilinx提供的 SDRAM sample： http://share.eepw.com.cn/share/download/id/61368

xie0jing0

工程师

2012-03-13 21:24:06 打赏

6楼

特权同学的基于FPGA的SDRAM控制程序 http://share.eepw.com.cn/share/download/id/61367

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