Cyclone3 I/O逻辑电平兼容问题

助工

2012-04-10 22:26:10 打赏

我把FPGA的3、4、5、6bank用于与DDR1接口相连接。DDR的I/O电压是2.5V，可是FPGA的这几个bank的VCCIO我却都连到3.3V上了。这对后续的电路设计会造成什么影响呢？在判决DDR传输过来的0/1数据时会出错么？我好像有看到说cyclone3的IO口是2.5V和3.3V兼容的，是什么意思呢？对于我现在这个问题有帮助吗？急急急！

关键词： Cyclone3 逻辑电平兼容问题

dreamjsc

工程师

2012-04-13 12:56:50 打赏

2楼

对于慢速信号，是没有影响的。因为DDR输出2.5V的高，3.3V的IO电平也会判别为高。但对于高速信号却是有影响的，其建立保持时间要求会更严格。

happysheep

助工

2012-04-22 01:22:45 打赏

3楼

谢谢！请问您说的慢速是多慢呢？另外，我的DDR的DQ、DQS是随意连接的，并没有连接到FPGA的专用存储器接口上，不知道这样的话会造成什么样的影响呢？

dreamjsc

工程师

2012-04-23 17:01:02 打赏

4楼

DDR应该属于高速器件，我个人的理解，10MHz以下，应该没问题。50MHz以上，应该有问题。DQ、DQS没有连到专用存储器上，影响不大。只要满足寄存器采样的建立保持时间够了，就可以了。如果满足不了，可以通过时序约束做一些调整。

happysheep

助工

2012-04-26 15:04:52 打赏

5楼

嗯，好的。是不是我就可以理解成，FPGA上所谓的DQ、DQS专用管脚，也不过是多加了几个寄存器，在输入信号的时序上做了一些调整，这样用户就省去了自己计算建立保持时间的麻烦。但是如果随意连接这些管脚，只要我们查看下DDR的手册，在设计的时候考虑到DDR建立保持的时间，就可以避免出现问题。

吴孟杰

菜鸟

2014-04-11 10:43:01 打赏

6楼

DDR的时钟频率有100MHz和133MHz两个，显然是高速器件！

共6条 1/1 1 跳转至页

发新帖

每日签到

有奖活动
「破界·共生」——2026蓝牙技术变革与工程实战思辨会
【“龙虾”创意工坊征集令——用XClaw玩出最出乎意料的智能终端】有奖活动~
2026年“我要开发板活动”第三季，开始了！
硬核工程师专属补给计划——填盲盒
“我踩过的那些坑”主题活动——第002期
【EEPW电子工程师创研计划】技术变现通道已开启~
发原创文章【每月瓜分千元赏金凭实力攒钱买好礼~】
【EEPW在线】E起听工程师的声音！

我要赚赏金打赏帖
【S32K3学习整理】使用 LPUART 的loopback 模式实现核间通讯被打赏￥28元
arduinounoq原生zephyr环境搭建被打赏￥31元
树莓派3+Klipper，MPU6050共振补偿被打赏￥41元
GroveCreatorKit套件+摇杆测评被打赏￥18元
设备功耗web监控界面(ESP32C5)被打赏￥28元
OrangePiZero2W系统被打赏￥33元
Linux环境下以模拟方式快速实现出入管理功能测试被打赏￥24元
树莓派3+Klipper，老3D打印机满血升级被打赏￥33元
OK1126B-S开发板下串口屏及其应用被打赏￥21元
低功耗超声波液位测距仪(ESP32S3)被打赏￥27元

热门分类
STM32	MCU
通讯及无线技术	物联网技术
电子DIY	板卡试用
基础知识	软件与操作系统
我爱生活	小e食堂

Cyclone3 I/O逻辑电平兼容问题

回复